TW202312161A - 記憶體裝置 - Google Patents

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TW202312161A
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五十嵐太一
伊藤雄一
北川英二
磯田大河
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日商鎧俠股份有限公司
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Abstract

本發明之實施形態提供一種可提高記憶體裝置之特性的記憶體裝置。 實施形態之記憶體裝置具備：第1配線，其於相對於基板之第1面垂直之第1方向上設置於上述基板之上方；第2配線，其設置於上述基板與上述第1配線之間；及記憶胞，其設置於上述第1配線與上述第2配線之間，包含排列於上述第1方向之開關元件與磁阻效應元件。上述磁阻效應元件包含：第1電極；第2電極，其於上述第1方向上設置於上述第1電極之上方；非磁性層，其設置於上述第1電極與上述第2電極之間；第1磁性層，其設置於上述第1電極與上述非磁性層之間；第2磁性層，其設置於上述第2電極與上述非磁性層之間；及第1層，其設置於上述第2電極與上述第2磁性層之間。上述第1層包含選自鎂、過渡金屬及鑭系元素中之至少1者、及氧。上述第1方向上之上述第1層之第1尺寸為上述第1方向上之上述非磁性層之第2尺寸之1.1倍以上、2倍以下。

Description

記憶體裝置
本發明之實施形態係關於一種記憶體裝置。
已知有將可變電阻元件(例如，磁阻效應元件)作為記憶體元件使用之記憶體裝置。為了提高記憶體裝置之特性，而推進有與記憶體裝置相關之各種技術之研究及開發。
本發明所欲解決之問題在於提供一種可提高記憶體裝置之特性之記憶體裝置。
實施形態之記憶體裝置具備：第1配線，其於垂直於基板之第1面之第1方向上設置於上述基板之上方；第2配線，其設置於上述基板與上述第1配線之間；及記憶胞，其設置於上述第1配線與上述第2配線之間，包含於上述第1方向排列之開關元件與磁阻效應元件。上述磁阻效應元件包含：第1電極；第2電極，其於上述第1方向上設置於上述第1電極之上方；非磁性層，其設置於上述第1電極與上述第2電極之間；第1磁性層，其設置於上述第1電極與上述非磁性層之間；第2磁性層，其設置於上述第2電極與上述非磁性層之間；及第1層，其設置於上述第2電極與上述第2磁性層之間。上述第1層包含選自鎂、過渡金屬及鑭系元素中之至少1者、及氧。上述第1方向上之上述第1層之第1尺寸為上述第1方向上之上述非磁性層之第2尺寸之1.1倍以上，且2倍以下。
以下，一面參照圖式，一面對本實施形態進行詳細進行說明。於以下說明中，對具有同一功能及構成之要件，標註同一符號。
於以下之各實施形態中，關於同一複數個構成要件(例如，電路、配線、各種電壓及信號等)，有於參照符號之末尾標註用於區分化之數字／英文字母之情形。於末尾標註有附有用於區分化之數字／英文字母之參照符號之構成要件亦可不互相區分之情形時，使用省略末尾之數字／英文字母之記載(參照符號)。
[實施形態] 參照圖1至圖11，對實施形態之記憶體裝置進行說明。
(1)第1實施形態 參照圖1至圖8，對第1實施形態之記憶體裝置進行說明。
[a]構成例 參照圖1至圖7，對實施形態之記憶體裝置之構成例進行說明。
(a-1)整體構成 圖1係顯示本實施形態之記憶體裝置之構成例之圖。
如圖1所示，本實施形態之記憶體裝置100連接於記憶體裝置100之外部之裝置(以下，稱為外部裝置)900。
外部裝置900對記憶體裝置100，發送指令CMD、位址ADR、及控制信號CNT。資料DT於記憶體裝置100與外部裝置900之間傳送。外部裝置900於寫入動作時，將寫入記憶體裝置100內之資料(於以下，稱為寫入資料)發送至記憶體裝置100。外部裝置900於讀出動作時，自記憶體裝置100接收由記憶體裝置100讀出之資料(以下，稱為讀出資料)。
本實施形態之記憶體裝置100包含記憶胞陣列110、列控制電路120、行控制電路130、寫入電路140、讀出電路150、電壓產生電路160、輸入輸出電路170、及控制電路180。
記憶胞陣列110包含複數個記憶胞MC、複數根字元線WL、及複數根位元線BL。
複數個記憶胞MC各者分別與記憶胞陣列110內之複數列及複數行建立對應。各記憶胞MC連接於複數根字元線WL中對應之1者。各記憶胞MC連接於複數根位元線BL中對應之1者。
列控制電路120經由字元線WL連接於記憶胞陣列110。列控制電路120接收位址ADR中之記憶胞陣列110之列位址(或列位址之解碼結果)。列控制電路120基於列位址之解碼結果，控制複數根字元線WL。藉此，列控制電路120將複數根字元線WL(複數列)各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之字元線WL稱為選擇字元線WL，將選擇字元線WL以外之字元線WL稱為非選擇字元線WL。
行控制電路130經由位元線BL連接於記憶胞陣列110。行控制電路130接收位址ADR中之記憶胞陣列110之行位址(或行位址之解碼結果)。行控制電路130基於行位址之解碼結果，控制複數根位元線BL。藉此，行控制電路130將複數根位元線BL(複數行)各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之位元線BL稱為選擇位元線BL，將選擇位元線BL以外之位元線BL稱為非選擇位元線BL。
寫入電路140進行向記憶胞MC之資料寫入。寫入電路140對選擇字元線WL及選擇位元線BL之各者，供給用於資料寫入之電壓(或電流)。藉此，將某寫入電壓(或，寫入電流)供給至所選擇之記憶胞MC。寫入電路140可將複數個寫入電壓中與寫入資料相應之任1者供給至所選擇之記憶胞MC。例如，複數個寫入電壓之各者具有與寫入資料相應之極性(偏壓方向)。例如，寫入電路140包含寫入驅動器(未圖示)及寫入接收器(未圖示)等。
讀出電路150進行自記憶胞MC之資料讀出。讀出電路150將自選擇之記憶胞MC輸出至選擇位元線BL之信號放大。讀出電路150基於經放大之信號，判別記憶胞MC內之資料。例如，讀出電路150包含前置放大器(未圖示)、感測放大器(未圖示)、讀出驅動器(未圖示)及讀出接收器(未圖示)等。
電壓產生電路160使用自外部裝置900提供之電源電壓，產生用於記憶胞陣列110之各種動作之電壓。例如，電壓產生電路160產生用於寫入動作之各種電壓。電壓產生電路160將產生之電壓輸出至寫入電路140。例如，電壓產生電路160產生用於讀出動作之各種電壓。電壓產生電路160將產生之電壓輸出至讀出電路150。
輸入輸出電路170作為記憶體裝置100與外部裝置900之間之各種信號ADR、CMD、CNT、DT之介面電路發揮功能。輸入輸出電路170將來自外部裝置900之位址ADR傳送至控制電路180。輸入輸出電路170將來自外部裝置900之指令CMD傳送至控制電路180。輸入輸出電路170於外部裝置900與控制電路180之間傳送各種控制信號CNT。輸入輸出電路170將來自外部裝置900之寫入資料DT傳送至寫入電路140。輸入輸出電路170將來自讀出電路150之資料DT作為讀出資料傳送至外部裝置900。
控制電路(亦稱為序列發生器、狀態機、內部控制器)180將指令CMD解碼。控制電路180基於指令CMD之解碼結果及控制信號CNT，控制記憶體裝置100內之列控制電路120、行控制電路130、寫入電路140、讀出電路150、電壓產生電路160、及輸入輸出電路170之動作。控制電路180將位址ADR解碼。控制電路180將位址ADR之解碼結果，發送至列控制電路120及行控制電路130等。例如，控制電路180包含暫時記憶指令CMD及位址ADR之暫存器電路(未圖示)。另，暫存器電路、用於指令CMD之解碼之電路(指令解碼器)、及用於位址ADR之解碼之電路(位址解碼器)亦可於控制電路180之外部中，設置於記憶體裝置100內。
(a-2)記憶胞陣列 參照圖2至圖5，對本實施形態之記憶體裝置中之記憶胞陣列之構成例進行說明。
圖2係顯示本實施形態之記憶體裝置之記憶胞陣列之構成例之等效電路圖。
如圖2所示，複數個記憶胞MC於記憶胞陣列110內矩陣狀配置。各記憶胞MC連接於複數根位元線BL(BL＜0＞、BL＜1＞、…、BL＜i-1＞)中對應之1者、及複數根字元線WL(WL＜0＞、WL＜1＞、…、WL＜j-1＞)中對應之1者。i及j為2以上之整數。
各記憶胞MC包含記憶體元件1及選擇器2。
記憶體元件1例如為可變電阻元件。記憶體元件1之電阻狀態藉由所供給之電壓(或電流)，變為複數個電阻狀態(例如，低電阻狀態及高電阻狀態)中之任1者之電阻狀態。記憶體元件1可藉由該元件1之電阻狀態與資料(例如，“0”資料及“1”資料)之關聯，而記憶資料。
選擇器2作為記憶胞MC之選擇元件發揮功能。選擇器2具有於對於對應之記憶體元件1寫入資料時及自對應之記憶體元件1讀出資料時，控制對記憶體元件1之電壓(或電流)之供給之功能。
例如，選擇器2為2端子型之開關元件。例如，於施加至作為選擇器2之該開關元件2之2端子間之電壓未達開關元件2之閾值電壓之情形時，開關元件2變為斷開狀態(高電阻狀態、電性非導通狀態)。於施加至開關元件2之2端子間之電壓為開關元件2之閾值電壓以上之情形時，開關元件2變為接通狀態(低電阻狀態、電性導通狀態)。2端子型之開關元件2無論施加之電壓為何種極性(例如，正極性及負極性)，均可具有上述功能。
開關元件2可不依賴於施加至記憶胞MC內之電壓之極性(於記憶胞MC內流動之電流之方向)，而根據施加至記憶胞MC之電壓之大小，切換於記憶胞MC內流動電流亦或不流動電流。
該開關元件2此外可進而包含選自由硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)、銻(Sb)組成之群之至少1種以上之元素。
另，作為選擇器2之2端子型之開關元件2例如亦可包含含有摻雜物(雜質)之絕緣體。添加至絕緣體之摻雜物為有助於絕緣體內之電性傳導之雜質。用於該開關元件2之絕緣體之一例為氧化矽。於開關元件2之材料為氧化矽之情形時，添加至氧化矽之摻雜物為磷或砷。另，添加至開關元件2之氧化矽之摻雜物之種類不限定於上述例。
圖3至圖5係用以說明本實施形態之記憶體裝置100之記憶胞陣列110之構造例之圖。圖3係用以說明記憶胞陣列110之構造例之鳥瞰圖。圖4係顯示沿記憶胞陣列110之Y方向(Y軸)之剖面構造之模式性剖視圖。圖5係顯示沿記憶胞陣列110之X方向(X軸)之剖面構造之模式性剖視圖。
如圖3至圖5所示，記憶胞陣列110設置於基板90之上表面上。
X方向為與基板90之上表面平行之方向。Y方向為與基板90之上表面平行，且與X方向交叉之方向。以下，將與基板90之上表面平行之面稱為X-Y平面。將垂直於X-Y平面之方向(軸)設為Z方向(Z軸)。將與包含X方向及Z方向之面平行之面稱為X-Z平面。將與包含Y方向及Z方向之面平行之面稱為Y-Z平面。
複數根配線(導電層)50於Z方向上，介隔基板90上之絕緣層91，設置於基板90之上表面之上方。複數根配線50沿X方向排列。各配線50沿Y方向延伸。複數根配線50之各者例如作為位元線BL發揮功能。
複數根配線(導電層)51於Z方向上，設置於複數根配線50之上方。複數根配線51沿Y方向排列。各配線51沿X方向延伸。複數根配線51之各者例如作為字元線WL發揮功能。
複數個記憶胞MC設置於複數根配線50與複數根配線51之間。複數個記憶胞MC於X-Y平面內，矩陣狀排列。
於Y方向排列之複數個記憶胞MC於Z方向上設置於1根配線50上。於Y方向排列之複數個記憶胞MC連接於共通之位元線BL。
於X方向排列之複數個記憶胞MC於Z方向上設置於1根配線51下。於X方向排列之複數個記憶胞MC連接於共通之字元線WL。
於Y方向排列之2個記憶胞MC間，設置有具有Y方向上之某尺寸(間隔)之空間。於X方向排列之2個記憶胞MC間，設置有具有X方向上之某尺寸(間隔)之空間。記憶胞MC間之Y方向上之間隔與記憶胞MC間之X方向上之間隔實質上相同。但，記憶胞MC間之Y方向上之間隔亦可與記憶胞MC間之X方向上之間隔不同。
例如，於記憶胞陣列110具有圖2之電路構成之情形時，選擇器2於Z方向上設置於記憶體元件1之下方。選擇器2設置於記憶體元件1與配線50之間。記憶體元件1設置於配線51與選擇器2之間。
如此，各記憶胞MC為記憶體元件1與選擇器2之積層體。藉由該記憶胞MC，記憶胞陣列110具有積層型之構成。
另，記憶胞MC根據用於形成記憶胞陣列110之製程(例如，蝕刻方法)，有具有錐狀之剖面形狀之情形。
於圖4及圖5中，顯示絕緣層91設置於複數根配線50與基板90之間之例。於基板90為半導體基板之情形時，1個以上之場效電晶體(未圖示)可設置於基板90之上表面之半導體區域上。場效電晶體被絕緣層91覆蓋。基板90上之場效電晶體為列控制電路120等之電路之構成元件。場效電晶體經由絕緣層91內之接點插塞(未圖示)及配線(未圖示)，連接於記憶胞陣列110。如此，亦可於Z方向上之記憶胞陣列110之下方，設置用於控制記憶胞陣列110之動作之電路。如此，亦可於Z方向上之記憶胞陣列110之下方，設置用於控制記憶胞陣列110之動作之電路。另，若基板90為絕緣性基板，則複數根配線50亦可無絕緣層91而直接設置於基板90之上表面上。
積層型之記憶胞陣列110之電路構成及構造不限定於圖2至圖5所示之例。根據記憶體元件1及選擇器2相對於位元線BL及字元線WL之連接關係，記憶胞陣列110之電路構成及構造可適當變化。例如，具有圖2之電路構成之記憶胞陣列110之構造不限定於圖3至圖5之例。例如，選擇器2亦可於Z方向上設置於記憶體元件1之上方。於該情形時，將配線51作為位元線BL使用，將配線50作為字元線WL使用。
(a-3)記憶胞 圖6係模式性顯示本實施形態之記憶體裝置100中之記憶胞MC之構成例之剖視圖。
如圖6所示，於積層體之記憶胞MC中，記憶體元件1及選擇器2於Z方向上排列。如上所述，記憶體元件1於Z方向上設置於選擇器2上。
例如，作為記憶體元件1之可變電阻元件為磁阻效應元件。於該情形時，本實施形態之記憶體裝置100為如MRAM(Magnetoresistive random access memory：磁阻隨機存取記憶體)般之磁性記憶體。
＜選擇器之構成例＞ 如圖6所示，於選擇器2為2端子型之開關元件之情形時，選擇器2至少包含可變電阻層(以下，稱為選擇器層或開關層)20及2個電極(導電層)21A、21B。選擇器層20於Z方向上設置於2個電極21A、21B之間。選擇器層20例如為可變電阻層。包含可變電阻層之選擇器層20可具有複數個電阻狀態(電阻值)。
於圖6之例中，電極(以下，亦稱為下部電極)21A於Z方向上設置於選擇器層20之下方，電極(以下，亦稱為上部電極)21B於Z方向上設置於選擇器層20之上方。例如，電極21A設置於配線50與選擇器層20之間。電極21B設置於選擇器層20與磁阻效應元件1之間。
選擇器2經由電極21A連接於配線50。選擇器2經由電極21B連接於磁阻效應元件1。
根據施加至選擇器2(記憶胞MC)之電壓，選擇器層20之電阻狀態成為高電阻狀態(非導通狀態)或低電阻狀態(導通狀態)。於選擇器層20之電阻狀態為高電阻狀態之情形時，選擇器2斷開。於選擇器層20之電阻狀態為低電阻狀態之情形時，選擇器2接通。
由於將記憶胞MC設定為選擇狀態之情形時，選擇器2接通，故選擇器層20之電阻狀態成為低電阻狀態。於該情形時，選擇器2將電壓(或電流)供給至記憶體元件1。由於將記憶胞MC設定為非選擇狀態之情形時，選擇器2斷開，故選擇器層20之電阻狀態成為高電阻狀態。於該情形時，選擇器2阻斷對記憶體元件1之電壓(或電流)。
另，根據選擇器層20之材料，選擇器層20之電阻狀態之變化有時依存於在選擇器2(記憶胞MC)內流動之電流(例如，電流之大小)。
＜磁阻效應元件之構成例＞ 磁阻效應元件1包含2個磁性層11、13及非磁性層12。非磁性層12於Z方向上設置於2個磁性層11、13之間。於圖6之例中，自配線(例如位元線)50側朝向配線(例如字元線)51側，以磁性層11、非磁性層12、及磁性層13之順序，於Z方向排列有複數個層11、12、13。
2個磁性層11、13及非磁性層12形成磁穿隧結。以下，將包含磁穿隧結之磁阻效應元件1稱為MTJ元件1。將MTJ元件1中之非磁性層12稱為穿隧障壁層。
磁性層11、13例如為包含鈷(Co)、鐵(Fe)及(或)硼(B)等之強磁性層。磁性層11、13可為單層膜(例如，合金膜)，亦可為多層膜(例如，人工晶格膜)。穿隧障壁層12例如為包含氧及鎂之絕緣層(例如，氧化鎂層)。穿隧障壁層12可為單層膜，亦可為多層膜。另，穿隧障壁層12亦可進而包含氧及鎂以外之元素。
於本實施形態中，MTJ元件1為垂直磁化型之磁阻效應元件。
例如，各磁性層11、13具有垂直磁性各向異性。各磁性層11、13之易磁化軸向垂直於磁性層11、13之層面(膜面)。各磁性層11、13具有垂直於磁性層11、13之層面之磁化。各磁性層11、13之磁化方向與磁性層11、13之排列方向(Z方向)平行。
2個磁性層11、13中之一者之磁性層之磁化之朝向可變，另一者之磁性層之磁化之朝向不變。MTJ元件1根據一者之磁性層之磁化之朝向與另一者之磁性層之磁化之朝向之相對關係(磁化排列)，可具有複數個電阻狀態(電阻值)。
於圖6之例中，磁性層13之磁化之朝向可變。磁性層11之磁化之朝向不變(固定狀態)。以下，將磁化之朝向可變之磁性層13稱為記憶層。以下，將磁化之朝向不變(固定狀態)之磁性層11稱為參照層。另，記憶層13有時亦稱為自由層、磁化自由層、或磁化可變層。參照層11有時亦稱為釘紮層、固定層、磁化不變層、或磁化固定層。
另，根據記憶胞陣列110之電路構成，亦有將參照層於Z方向上設置於穿隧障壁層12之上方，將記憶層於Z方向上設置於穿隧障壁層12之下方之情形。
於本實施形態中，「參照層(磁性層)之磁化之朝向不變」、或「參照層(磁性層)之磁化之朝向為固定狀態」，意指於對MTJ元件1供給用以改變記憶層13之磁化朝向之電流或電壓之情形時，參照層11之磁化之朝向在電流或電壓供給前及供給後不會因所供給之電流或電壓而變化。
於記憶層13之磁化之朝向與參照層11之磁化之朝向相同(MTJ元件1之磁化排列狀態為平行排列狀態)之情形時，MTJ元件1之電阻狀態為第1電阻狀態。於記憶層13之磁化之朝向與參照層11之磁化之朝向不同(MTJ元件1之磁化排列狀態為反平行排列狀態)之情形時，MTJ元件1之電阻狀態為與第1電阻狀態不同之第2電阻狀態。第2電阻狀態(反平行排列狀態)之MTJ元件1之電阻值高於第1電阻狀態(平行排列狀態)之MTJ元件1之電阻值。以下，關於MTJ元件1之磁化排列狀態，平行排列狀態亦表述為P狀態，反平行排列狀態亦表述為AP狀態。
例如，MTJ元件1包含2個電極(導電層)19A、19B。磁性層11、13及穿隧障壁層12於Z方向上，設置於2個電極19A、19B之間。參照層11設置於電極19A與穿隧障壁層12之間。記憶層13設置於電極19B與穿隧障壁層12之間。
例如，移位消除層14可設置於MTJ元件1內。於該情形時，移位消除層14設置於參照層11與電極19A之間。移位消除層14為用以緩和參照層11之洩漏磁場之影響之磁性層。於MTJ元件1包含移位消除層14之情形時，非磁性層15設置於移位消除層14與參照層11之間。非磁性層15例如為釕層等之金屬層。移位消除層14介隔非磁性層15與參照層11反鐵磁性地耦合。藉此，包含參照層11及移位消除層14之積層體形成SAF(Synthetic antiferromagnetic：人工合成反鐵磁體)構造。於SAF構造中，移位消除層14之磁化之朝向與參照層11之磁化之朝向相反。藉由SAF構造，參照層11之磁化之朝向可更穩定地成為固定狀態。另，形成SAF構造之2個磁性層11、14及非磁性層15之集合有時亦稱為參照層。
例如，非磁性層(以下，稱為基底層)16可設置於移位消除層14與電極19A之間。基底層16為用以改善與基底層16相接之磁性層(此處，為移位消除層14)之特性(例如，結晶性及磁力特性)之層。
基底層16為非磁性層(例如，導電性化合物層)。另，基底層16亦可視為下部電極19A之構成要件。
於本實施形態中，MTJ元件1包含覆蓋層17。
覆蓋層17設置於磁性層(此處，為記憶層)13與上部電極19B之間。覆蓋層17為非磁性層。覆蓋層17為用以改善與覆蓋層17相接之磁性層(此處，為記憶層13)之特性(例如，結晶性及磁力特性)之層。
於本實施形態中，覆蓋層17之材料與穿隧障壁層12之材料相同。於穿隧障壁層12之材料包含氧及鎂之情形時，覆蓋層17之材料包含氧及鎂。於穿隧障壁層12為氧化鎂層之情形時，覆蓋層17為氧化鎂層。例如，用於覆蓋層17之氧化鎂之組成與用於穿隧障壁層12之氧化鎂之組成實質上相同。但，亦有用於覆蓋層17之氧化鎂之組成與用於穿隧障壁層12之氧化鎂之組成不同之情形。另，覆蓋層17與穿隧障壁層12同樣，亦可進而包含氧及鎂以外之元素。
例如，記憶胞MC具有Z方向上之尺寸H1。記憶胞MC之尺寸H1相當於配線50之上表面(選擇器2之電極21A之底面)與配線51之底面(MTJ元件1之上部電極19B之上表面)之間之尺寸。
於本實施形態之MRAM中，覆蓋層17除改善磁性層13之特性之功能外，作為記憶胞MC內之內部電阻元件(BIR：Built-in resistor)使用。
作為內部電阻元件之覆蓋層(以下，亦稱為BIR覆蓋層)17防止因記憶胞MC內流動之過大之電流，而破壞記憶胞MC。
根據穿隧障壁層12之膜厚t0及覆蓋層17之膜厚t1，穿隧障壁層12之電性電阻R0及覆蓋層17之電性電阻R1變化。
於本實施形態中，覆蓋層17之膜厚t1較穿隧障壁層12之膜厚t0厚。
藉此，於覆蓋層17之材料與穿隧障壁層12之材料相同之情形時，覆蓋層17之電性電阻R1較穿隧障壁層12之電性電阻R0高。
例如，為了使覆蓋層17作為內部電阻元件發揮功能，而期望覆蓋層17之電性電阻R1為穿隧障壁層12之電性電阻R0之2倍以上。作為其結果，本實施形態之MRAM100可抑制有產生MTJ元件1之破壞(例如，穿隧障壁層之絕緣破壞)之可能性之過大的電流，流動於記憶胞MC內。
圖7係顯示穿隧障壁層及覆蓋層之膜厚比與穿隧障壁層及覆蓋層之電阻比之關係之圖表。
於圖7中，圖表之橫軸顯示覆蓋層17之膜厚t1相對於穿隧障壁層12之膜厚t0之比(t1／t0)，圖表之縱軸顯示覆蓋層17之電性電阻R1相對於穿隧障壁層12之電性電阻R0之比(R1／R0)。圖表之縱軸以Log(對數)標尺顯示。
於本實施形態中，基於電阻面積積(resistance area product)，評估穿隧障壁層12之電性電阻R0及覆蓋層17之電性電阻R1。以下，將電阻面積積之值表述為RA值。
於圖7之例中，覆蓋層17之材料與穿隧障壁層12之材料相同。穿隧障壁層12及覆蓋層17為氧化鎂層。
如圖7所示，覆蓋層17之膜厚t1與穿隧障壁層12之膜厚t0之比(t1／t0)為1.1之情形時，覆蓋層17與穿隧障壁層12之RA值之比(R1／R0)為2以上。
即，於覆蓋層17之膜厚t1為穿隧障壁層12之膜厚t0之1.1倍之情形時，覆蓋層17之RA值R1為穿隧障壁層12之RA值R0之2倍。
為了記憶胞MC之期望之動作，BIR覆蓋層17之膜厚t1為穿隧障壁層12之膜厚t0之2.0倍以下。於該情形時，BIR覆蓋層17之電性電阻R1為穿隧障壁層12之電性電阻R0之100倍以下。
但，於考慮用於對記憶胞MC之寫入動作及讀出動作之電壓或電流之供給及寫入電路140及讀出電路150之動作(例如，電壓或電流之供給能力)之負荷之情形時，期望BIR覆蓋層17相對於穿隧障壁層12之RA比(R1／R0)為10以下。因此，覆蓋層17之膜厚t1更佳為穿隧障壁層12之膜厚t0之1.5倍以下。於該情形時，BIR覆蓋層17之電性電阻R1為穿隧障壁層12之電性電阻R0之10倍以下。例如，覆蓋層17之膜厚t1為穿隧障壁層12之膜厚t0之1.3倍以下或1.4倍以下。於該情形時，BIR覆蓋層17之電性電阻R1為穿隧障壁層12之電性電阻R0之5倍以下。
藉此，即便將覆蓋層17作為內部電阻元件(BIR)使用，亦未產生對記憶胞MC之各種動作之不良影響。
另，根據記憶胞陣列及記憶胞之構成，亦有作為內部電阻元件之覆蓋層17之電性電阻(RA值)較穿隧障壁層12之電阻值高出100倍之情形。於該情形時，覆蓋層17之膜厚t1可設定為較穿隧障壁層12之膜厚t0大2倍。
本實施形態之MRAM100之動作基於周知之寫入動作及周知之讀出動作而執行。例如，於寫入動作時，藉由對字元線WL及位元線BL供給電壓或電流，將期望之寫入電流供給至記憶胞MC。例如，於讀出動作時，藉由對字元線WL及位元線BL供給電壓或電流，將期望之讀出電流供給至記憶胞MC。
又，使用周知之製造方法形成本實施形態之MRAM100。因此，於本實施形態中，省略本實施形態之MRAM100之製造方法之說明。
但，如上所述，於本實施形態中，以MTJ元件1之覆蓋層17之膜厚t1成為MTJ元件1之穿隧障壁層12之膜厚t0之1.1倍以上(及，2倍以下)之方式，控制穿隧障壁層12之膜厚t0及覆蓋層17之膜厚t1。
[b]總結 於具有積層型之記憶胞陣列之記憶體裝置(例如，MRAM)中，記憶胞陣列內之構成構件(例如，配線)具有寄生電容。
於對選擇狀態之記憶胞之動作時，於非選擇狀態之記憶胞中，選擇器為斷開狀態。連接於非選擇狀態之記憶胞之配線藉由供給至該配線之電流或電壓而充電。
於選擇連接於充電後之狀態之配線之記憶胞作為動作對象之情形時，為將選擇器設定為接通狀態，而將選擇器之閾值電壓(或電流)以上之電壓施加至該配線。
於選擇器成為接通狀態之情形時，充電後之狀態之配線放電。藉此，除用於記憶胞之特定動作之電流(寫入電流或讀出電流)外，還將配線之放電電流供給至記憶胞。
以下，將用於記憶胞之動作之電流與放電電流之合計之電流稱為過衝電流。
過衝電流於成為選擇狀態之記憶胞內流動。於過衝電流之大小超過與記憶胞內之記憶體元件(例如，MTJ元件之穿隧障壁層)之電流相關之容許值之情形時，記憶體元件(例如，穿隧障壁層)被破壞。
考慮元件之特性偏差，有為抑制過衝電流對記憶體元件之破壞，而將內部電阻元件設置於各記憶胞內之情形。
於內部電阻元件設置於記憶胞內之情形時，Z方向上之記憶胞之尺寸(記憶胞之高度)提高至Z方向上之內部電阻元件之尺寸之量。
為提高記憶胞陣列之記憶密度，相鄰之記憶胞之間之空間之尺寸有縮小之傾向。
例如，記憶胞陣列內之記憶胞之縱橫比以記憶胞之高度與相鄰之記憶胞間之空間之尺寸(記憶胞間之間隔)之比定義。
於將記憶胞陣列內之相鄰之記憶胞間之空間之尺寸設定為某值之情形時，包含內部電阻元件之記憶胞之縱橫比與不包含內部電阻元件之記憶胞之縱橫比相比變大。
圖8係用以說明本實施形態之MRAM之比較例之圖。
圖8之(a)顯示比較例之MRAM之記憶胞陣列之構成。
於圖8之(a)中，各記憶胞MCZ包含內部電阻元件8Z。內部電阻元件8Z為自MTJ元件1Z及選擇器2獨立之元件。例如，內部電阻元件8Z例如包含電阻層80、及至少1個電極81。電阻層(例如，包含氧化矽層及氮化矽層中之至少1者之層)80設置於配線50與選擇器2之電極21A之間。電極81設置於電阻層80與配線50之間。另，亦有於電阻層80與電極21A之間，進而設置內部電阻元件8Z之電極(導電層)之情形。
於圖8之(a)之比較例之MRAM中，覆蓋層17Z之膜厚t1Z較穿隧障壁層12之膜厚t0薄。例如，覆蓋層17Z之膜厚t1Z為穿隧障壁層12之膜厚t0之0.6倍以下。因此，覆蓋層17Z之電性電阻(RA值)較穿隧障壁層12之電性電阻小。
內部電阻元件8Z之Z方向上之尺寸tBIR較穿隧障壁層12之膜厚t0大。例如，尺寸tBIR大於膜厚t0與膜厚t1Z之合計厚度。一般而言，尺寸tBIR較膜厚t0十足大1.1倍(及膜厚t0之2倍)。
記憶胞MCZ之Z方向上之尺寸為“HZ”。相鄰之記憶胞MCZ間之空間之尺寸為“DZ”。記憶胞MCZ之縱橫比為“HZ／DZ”。
於縱橫比變高時，用於分離記憶胞MCZ間之空間相關之餘裕(例如，加工餘裕)變小。作為其結果，有可能因記憶胞MCZ間之分離之不良，而產生相鄰之記憶胞之短路。
為了將相鄰之記憶胞MCZ完全分離，亦可增加記憶胞MCZ間之間隔。但，會發生記憶胞陣列之記憶密度之降低、或MRAM之晶片尺寸之增加。
又，於記憶胞MCZ之縱橫比變大時，有記憶胞MCZ及記憶胞陣列之形成難度(例如，蝕刻之難度)變高之傾向。
圖8之(b)顯示本實施形態之MRAM中之記憶胞陣列之構成。
如上所述，於本實施形態中，各記憶胞MC之覆蓋層17具有作為內部電阻元件(BIR)之功能。
如圖8之(b)所示，記憶胞MC之Z方向上之尺寸為“H1”。相鄰之記憶胞MC間之空間之尺寸(間隔)為“D1”。於本實施形態中，記憶胞MC之縱橫比為“H1／D1”。
即便覆蓋層17之膜厚t1大於比較例之覆蓋層17Z之膜厚t1Z，膜厚t1亦為膜厚t0之1.1倍至2倍左右。再者，於本實施形態中，未設置與MTJ元件1及選擇器2分開設置之內部電阻元件(圖8之(a)之元件8Z)。
因此，於本實施形態中，記憶胞MC之尺寸H1小於比較例之記憶胞MCZ之尺寸HZ。
因此，於本實施形態之MRAM中之間隔D1與比較例之MRAM中之間隔DZ相等之情形時，記憶胞MC之縱橫比(H1／D1)小於記憶胞MCZ之縱橫比(HZ／DZ)。
因此，本實施形態之MRAM100可抑制記憶胞陣列110之記憶密度之降低及MRAM100之晶片尺寸之增大。
如上所述，本實施形態之MRAM100將覆蓋層17作為記憶胞MC之內部電阻元件使用。因此，本實施形態之MRAM100可抑制過大之過衝電流對MTJ元件之破壞。
又，為抑制元件之特性偏差，而使用相對較好控制之形成製程，形成作為記憶體元件之MTJ元件1。
因此，於將作為MTJ元件1之構成構件之覆蓋層17作為內部電阻元件使用之情形時，抑制作為內部電阻元件之覆蓋層17之電性電阻之偏差。作為其結果，本實施形態之MRAM100關於記憶胞陣列110內之複數個記憶胞MC，可抑制包含內部電阻元件之記憶胞MC之特性偏差。
又，如本實施形態所示，於作為與記憶層13相接之穿隧障壁層12及覆蓋層17之氧化鎂層之膜厚增加之情形時，MTJ元件1中之DMI(Dzyaloshinskii-Moriya Interaction：Dzyaloshinskii-Moriya交互作用)之影響變大。作為其結果，本實施形態之MRAM100可減少MTJ元件1之磁化反轉閾值電流(Ic)之大小。
如上所述，本實施形態之記憶體裝置可提高記憶體裝置之特性。
(2)第2實施形態 參照圖9，對第2實施形態之記憶體裝置進行說明。
圖9係顯示本實施形態之記憶體裝置之記憶胞之構成例之模式性剖視圖。
於圖9所示之記憶胞MC中，覆蓋層17A之材料與穿隧障壁層12之材料不同。
例如，將金屬氧化物用於覆蓋層17A之材料中。
用於覆蓋層17A之金屬氧化物包含選自鉭(Ta)、鈷(Co)、鎳(Ni)、鐵(Fe)、鈧(Sc)、鈦(Ti)、釩(V)、鉻(Cr)、錳(Mn)、銅(Cu)、鋅(Zn)、鎵(Ga)、鉬(Mo)、鋯(Zr)、釕(Ru)、鈮(Nb)、鎢(W)、鉿(Hf)、鑭(La)及鎦(Lu)中之至少1種。
例如，覆蓋層17A為包含過渡金屬及氧之層、或包含鑭系元素及氧之層、或包含過渡金屬及鑭系元素及氧之層。作為一例，覆蓋層17A為過渡金屬氧化物層或鑭系氧化物層。另，覆蓋層17A除過渡金屬及鑭系元素及氧外，可進而包含鎂。
過渡金屬氧化物及鑭系氧化物之能帶隙具有相對較小之能帶隙。但，過渡金屬氧化物及鑭系氧化物之晶格常數大於氧化鎂之晶格常數。因此，可藉由控制過渡金屬氧化物層及鑭系氧化物層之膜厚，而控制包含過渡金屬氧化物及鑭系氧化物之覆蓋層17A之電性電阻(RA值)R1A。
於覆蓋層17A為過渡金屬氧化物層或鑭系氧化物層之情形時，過渡金屬氧化物層17A或鑭系氧化物層17A之膜厚t1A較使用氧化鎂之穿隧障壁層12之膜厚t0厚。藉此，包含過渡金屬氧化物或鑭系氧化物之層17A作為覆蓋層發揮功能，且作為內部電阻元件發揮功能。
於本實施形態中，包含過渡金屬氧化物或鑭系氧化物之覆蓋層17A之膜厚t1A具有包含氧化鎂之穿隧障壁層12之膜厚t0之1.1倍以上且2倍以下(例如，1.5倍以下)之大小。
藉此，包含過渡金屬氧化物層或鑭系氧化物層之覆蓋層17A之電性電阻(例如，RA值)R2為穿隧障壁層12之電性電阻之2倍以上。例如，覆蓋層17A之電性電阻R2為穿隧障壁層12之電性電阻R0之100倍以下，更佳為10倍以下。
另，亦可將使用上述所例示之元素以外之元素之氧化物層(例如，金屬氧化物層)用於作為內部電阻元件發揮功能之覆蓋層17A。又，覆蓋層17A亦可為於Z方向積層有氧化鎂層、過渡金屬氧化物層及鑭系氧化物層中之2個以上之積層膜。
如此，包含過渡金屬氧化物或鑭系氧化物之覆蓋層17A具有上述內部電阻元件所期望之電性電阻。
作為其結果，本實施形態之記憶體裝置可獲得與上述實施形態之記憶體裝置實質上相同之效果。
(3)第3實施形態 參照圖10，對第3實施形態之記憶體裝置進行說明。
圖10係顯示本實施形態之記憶體裝置之記憶胞之構成例之模式性剖視圖。
於圖10所示之記憶胞MC中，移位消除層14A具有作為記憶胞MC內之內部電阻之功能。
移位消除層14A之電性電阻(例如，RA值)R3較穿隧障壁層12之電性電阻R0高。如上所述，期望內部電阻元件之電性電阻為穿隧障壁層12之電性電阻R0之2倍以上。因此，例如，將移位消除層14A之RA值R3設定為穿隧障壁層12之RA值R0之2倍以上。例如，將移位消除層14A之RA值R3設定為穿隧障壁層12之RA值R0之100倍以下，更佳設定為10倍以下。
一面維持磁性層14A作為移位消除層14A之功能，一面以使移位消除層14A之RA值R3高於穿隧障壁層12之RA值R0之方式，控制移位消除層14A之膜厚及移位消除層14A之材料。於該情形時，亦可連同移位消除層14A之膜厚及材料，一起控制參照層11之膜厚及材料、及非磁性層15之膜厚及材料。
例如，於本實施形態中，覆蓋層17X之膜厚t1X較穿隧障壁層12之膜厚t0薄。因此，覆蓋層17X之電性電阻(RA值)R1X較穿隧障壁層12之電性電阻(RA值)R0低。
另，亦可將覆蓋層(例如，第1或第2實施形態之覆蓋層)及移位消除層14A之兩者作為內部電阻元件使用。
本實施形態之記憶體裝置可獲得與上述實施形態同樣之效果。
(4)第4實施形態 參照圖11，對第4實施形態之記憶體裝置進行說明。
圖11係顯示本實施形態之記憶體裝置之記憶胞之構成例之模式性剖視圖。
於圖11之例中，將基底層16A作為內部電阻元件使用。
於該情形時，基底層16A之電性電阻(例如，RA值)R4高於穿隧障壁層12之電性電阻R0。例如，基底層16A之電性電阻R4為穿隧障壁層12之電性電阻R0之2倍以上、100倍以下(更佳為10倍以下)。
藉由控制基底層16A之材料及基底層16A之膜厚等，作為內部電阻元件之基底層(以下亦稱為BIR基底層)16A之RA值會高於穿隧障壁層12之RA值。
例如，BIR基底層16A包含由與穿隧障壁層12之材料(例如，包含氧及鎂之材料)相同之材料構成之層(以下，稱為電阻層)60。電阻層(例如，氧化鎂層)60之膜厚t2較穿隧障壁層(例如，氧化鎂層)12之膜厚t0厚。於該情形時，如上述圖7所示，電阻層60之膜厚t2具有穿隧障壁層12之膜厚t0之1.1倍以上、2.0倍以下(例如，1.5倍以下)之厚度。
另，電阻層60之材料可為上述之包含過渡金屬及氧之材料(例如，過渡金屬氧化物)、或包含鑭系元素及氧之材料(例如，鑭系氧化物)。於電阻層60為過渡金屬氧化物層或鑭系氧化物層之情形時，該電阻層60之膜厚t2為穿隧障壁層12之膜厚t0之1.1倍以上、2.0倍以下(例如，1.5倍以下)。
基底層16A之整體亦可為由與穿隧障壁層12之材料相同之材料構成之層。又，基底層16A之整體亦可為由過渡金屬氧化物或鑭系氧化物構成之層。
於本實施形態中，覆蓋層17X之膜厚t1X較穿隧障壁層12之膜厚t0薄。因此，覆蓋層17X之電性電阻(RA值)較穿隧障壁層12之電性電阻(RA值)低。
另，亦可應用使用作為內部電阻元件之覆蓋層(例如，第1或第2實施形態之覆蓋層)及作為內部電阻元件之基底層16A之兩者之構造。
如本實施形態所示，即便於MTJ元件1之基底層16A具有作為內部電阻元件之功能之情形時，亦可獲得與上述實施形態實質上相同之效果。
(5)其他 於上述實施形態中，例示有MRAM作為本實施形態之記憶體裝置100。但，本實施形態之記憶體裝置只要為於記憶胞MC內設置有用於動作之穩定化之內部電阻元件之裝置，則亦可為MRAM以外之記憶體裝置。
例如，本實施形態之記憶體裝置100亦可為於記憶體元件使用可變電阻元件(例如，過渡金屬氧化物元件)之記憶體裝置(例如，如ReRAM(Resistive Random Access Memory：磁阻隨機存取記憶體)般之電阻變化記憶體)、於所使用之記憶體元件使用相變化元件之記憶體裝置(例如，如PCRAM(Phase-Change Random Access Memory：相變隨機存取記憶體)般之相變化記憶體)、或於記憶體元件使用強介電質元件之記憶體裝置(例如，如FeRAM(Ferroelectric Random Access Memory：鐵電隨機存取記憶體)般之強介電質記憶體)。
本實施形態之記憶體裝置100即便為MRAM以外之記憶體裝置，亦可獲得上述實施形態中說明之效果。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之參考]
本申請案享受以日本專利申請案2021-149447號(申請日：2021年9月14日)及美國專利申請案17／550194(申請日：2021年12月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:記憶體元件 1Z:MTJ元件 2:選擇器 8Z:內部電阻元件 11,13:磁性層 12:穿隧障壁層 14:移位消除層 14A:移位消除層 15:非磁性層 16:基底層 16A:基底層 17,17A,17X,17Z:覆蓋層 19A:下部電極 19B:上部電極 20:選擇器層 21A,21B:電極 50,51:配線 60,80:電阻層 81:電極 90:基板 91:絕緣層 100:記憶體裝置 110:記憶胞陣列 120:列控制電路 130:行控制電路 140:寫入電路 150:讀出電路 160:電壓產生電路 170:輸入輸出電路 180:控制電路 900:外部裝置 ADR:位址 BL:位元線 BL＜0＞,BL＜1＞,BL＜i-1＞:位元線 CMD:指令 CNT:控制信號 D1,DZ:尺寸／間隔 DT:資料 H1,HZ:尺寸 MC:記憶胞 MCZ:記憶胞 R0,R1,R1X,R2,R3,R4:電性電阻 t0,t1,t1A,t1X,t1Z,t2:膜厚 tBIR:尺寸 WL:字元線 WL＜0＞,WL＜1＞,WL＜j-1＞:字元線
圖1係顯示第1實施形態之記憶體裝置之構成例之方塊圖。 圖2係顯示第1實施形態之記憶體裝置之記憶胞陣列之構成例之圖。 圖3係顯示第1實施形態之記憶體裝置之記憶胞陣列之構成例之鳥瞰圖。 圖4係顯示第1實施形態之記憶體裝置之記憶胞陣列之構成例之剖視圖。 圖5係顯示第1實施形態之記憶體裝置之記憶胞陣列之構成例之剖視圖。 圖6係顯示第1實施形態之記憶體裝置之記憶胞之構成例之剖視圖。 圖7係用以說明第1實施形態之記憶體裝置之記憶體元件之構成例之圖。 圖8係用以說明第1實施形態之記憶體裝置之比較例之剖視圖。 圖9係顯示第2實施形態之記憶體裝置之記憶胞之構成例之剖視圖。 圖10係顯示第3實施形態之記憶體裝置之記憶胞之構成例之剖視圖。 圖11係顯示第4實施形態之記憶體裝置之記憶胞之構成例之剖視圖。
1:記憶體元件
2:選擇器
11,13:磁性層
12:穿隧障壁層
14:移位消除層
15:非磁性層
16:基底層
17:覆蓋層
19A:下部電極
19B:上部電極
20:選擇器層
21A,21B:電極
50,51:配線
H1:尺寸
MC:記憶胞
R0,R1:電性電阻
t0,t1:膜厚

Claims (18)

  1. 一種記憶體裝置，其具備： 第1配線，其於相對於基板之第1面垂直之第1方向上設置於上述基板之上方； 第2配線，其設置於上述基板與上述第1配線之間；及 記憶胞，其設置於上述第1配線與上述第2配線之間，包含排列於上述第1方向之開關元件與磁阻效應元件；且 上述磁阻效應元件包含： 第1電極； 第2電極，其於上述第1方向上設置於上述第1電極之上方； 非磁性層，其設置於上述第1電極與上述第2電極之間； 第1磁性層，其設置於上述第1電極與上述非磁性層之間； 第2磁性層，其設置於上述第2電極與上述非磁性層之間；及 第1層，其設置於上述第2電極與上述第2磁性層之間；且 上述第1層包含選自鎂、過渡金屬及鑭系元素中之至少1者、及氧； 上述第1方向上之上述第1層之第1尺寸為上述第1方向上之上述非磁性層之第2尺寸之1.1倍以上、2倍以下。
  2. 如請求項1之記憶體裝置，其中 上述過渡金屬包含選自鉭、鈷、鎳、鐵、鈧、鈦、釩、鉻、錳、銅、鋅、鎵、鉬、鋯、釕、鈮、鎢、鉿中之至少1種。
  3. 如請求項1之記憶體裝置，其中 上述鑭系元素包含選自鑭及鎦中之至少1種。
  4. 如請求項1之記憶體裝置，其中 上述第1磁性層為參照層； 上述第2磁性層為記憶層； 上述非磁性層為穿隧障壁層。
  5. 如請求項1之記憶體裝置，其中 上述第1層之電性電阻較上述非磁性層之電性電阻高。
  6. 如請求項1之記憶體裝置，其中 上述第1磁性層之磁化方向固定； 上述第2磁性層之磁化方向可變。
  7. 如請求項1之記憶體裝置，其中 上述非磁性層包含氧及鎂。
  8. 一種記憶體裝置，其具備： 第1配線，其於相對於基板之第1面垂直之第1方向上設置於上述基板之上方； 第2配線，其設置於上述基板與上述第1配線之間；及 記憶胞，其設置於上述第1配線與上述第2配線之間，包含排列於上述第1方向之開關元件與磁阻效應元件；且 上述磁阻效應元件包含： 第1電極； 第2電極，其於上述第1方向上設置於上述第1電極之上方； 非磁性層，其設置於上述第1電極與上述第2電極之間； 第1磁性層，其設置於上述第1電極與上述非磁性層之間； 第2磁性層，其設置於上述第2電極與上述非磁性層之間；及 第1層，其設置於上述第1電極與上述第1磁性層之間；且 上述第1層包含選自鎂、過渡金屬及鑭系元素中之至少1者、及氧； 上述第1方向上之上述第1層之第1尺寸為上述第1方向上之上述非磁性層之第2尺寸之1.1倍以上、2倍以下。
  9. 如請求項8之記憶體裝置，其中 上述過渡金屬包含選自鉭、鈷、鎳、鐵、鈧、鈦、釩、鉻、錳、銅、鋅、鎵、鉬、鋯、釕、鈮、鎢、鉿中之至少1種。
  10. 如請求項8之記憶體裝置，其中 上述鑭系元素包含選自鑭及鎦中之至少1種。
  11. 如請求項8之記憶體裝置，其中 上述第1磁性層為參照層； 上述第2磁性層為記憶層； 上述非磁性層為穿隧障壁層。
  12. 如請求項8之記憶體裝置，其中 上述第1層之電性電阻高於上述非磁性層之電性電阻。
  13. 如請求項8之記憶體裝置，其中 上述第1磁性層之磁化方向固定； 上述第2磁性層之磁化方向可變。
  14. 如請求項8之記憶體裝置，其中 上述非磁性層包含氧及鎂。
  15. 一種記憶體裝置，其具備： 第1配線，其於相對於基板之第1面垂直之第1方向上設置於上述基板之上方； 第2配線，其設置於上述基板與上述第1配線之間；及 記憶胞，其設置於上述第1配線與上述第2配線之間，包含排列於上述第1方向之開關元件與磁阻效應元件；且 上述磁阻效應元件包含： 第1電極； 第2電極，其於上述第1方向上設置於上述第1電極之上方； 第1非磁性層，其設置於上述第1電極與上述第2電極之間； 第1磁性層，其設置於上述第1電極與上述第1非磁性層之間； 第2磁性層，其設置於上述第2電極與上述第1非磁性層之間； 第3磁性層，其設置於上述第1電極與上述第1磁性層之間；及 第2非磁性層，其設置於上述第1磁性層與上述第2磁性層之間；且 上述第3磁性層之電性電阻高於上述第1非磁性層之電性電阻。
  16. 如請求項15之記憶體裝置，其中 上述第1磁性層為參照層； 上述第2磁性層為記憶層； 上述第3磁性層為移位消除層； 上述第1非磁性層為穿隧障壁層。
  17. 如請求項15之記憶體裝置，其中 上述第1磁性層之磁化方向固定； 上述第2磁性層之磁化方向可變。
  18. 如請求項17之記憶體裝置，其中 上述第3磁性層之磁化方向固定。
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