TWI844208B - 記憶裝置及記憶裝置之製造方法 - Google Patents

Abstract

本發明之實施方式提供一種減少記憶裝置之不良之記憶裝置及記憶裝置之製造方法。 實施方式之記憶裝置包含記憶元件1、開關元件2、及開關元件2與記憶元件1之間之第1層30，關於第1層30，上述第1層包含選自包括硼、碳、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、鉭、鎢、銥及鉑之群中之至少一者。第1層30包含氣隙。

Description

記憶裝置及記憶裝置之製造方法

本發明之實施方式係關於一種記憶裝置及記憶裝置之製造方法。

已知有使用可變電阻元件(例如磁阻效應元件)作為記憶元件之記憶裝置。為了提高記憶裝置之特性，正在推進記憶裝置相關之各種技術之研究及開發。

本發明所欲解決之問題係提供一種減少記憶裝置之不良之記憶裝置及記憶裝置之製造方法。

實施方式之記憶裝置具備：記憶元件，其在相對於基板之第1面垂直之第1方向上，設置於上述基板之上方；開關元件，其設置於上述基板與上述記憶元件之間；及第1層，其設置於上述記憶元件與上述開關元件之間；且上述第1層包含選自包括硼、碳、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、鉭、鎢、銥及鉑之群中之至少一者，上述第1層包含氣隙。

以下，參照圖式對本實施方式進行詳細說明。於以下說明中，對具有相同之功能及構成之要素標註相同之符號。

於以下各實施方式中，有時會對相同之複數個構成要素(例如電路、配線、各種電壓及信號等)，在其參照符號之末尾標註用於區分之數字/英文。於末尾標註了附有用於區分之數字/英文之參照符號之構成要素無需相互區分之情形時，可使用省略末尾之數字/英文之記載(參照符號)。

[實施方式] 參照圖1至圖16，對實施方式之記憶裝置進行說明。

(1)構成例 參照圖1至圖7，對實施方式之記憶裝置之構成例進行說明。

(1-a)整體構成 圖1係表示本實施方式之記憶裝置100之構成例之方塊圖。

如圖1所示，本實施方式之記憶裝置100與記憶裝置100之外部之裝置(以下稱為外部裝置)900連接。

外部裝置900向記憶裝置100發送指令CMD、位址ADR及控制信號CNT。資料DT於記憶裝置100與外部裝置900之間傳輸。於寫入動作時，外部裝置900將記憶裝置100內寫入之資料(以下稱為寫入資料)發送至記憶裝置100。於讀出動作時，外部裝置900從記憶裝置100接收自記憶裝置100中讀出之資料(以下稱為讀出資料)。

本實施方式之記憶裝置100包含：記憶胞陣列110、列控制電路120、行控制電路130、寫入電路140、讀出電路150、電壓產生電路160、輸入輸出電路170及控制電路180。

記憶胞陣列110包含複數個記憶胞MC、複數個字元線WL及複數個位元線BL。

複數個記憶胞MC之各者分別與記憶胞陣列110內之複數列及複數行配對。各記憶胞MC與複數個字元線WL中對應之1個連接。各記憶胞MC與複數個位元線BL中對應之1個連接。

列控制電路120經由字元線WL與記憶胞陣列110連接。列控制電路120接收位址ADR中之記憶胞陣列110之列位址(或列位址之解碼結果)。列控制電路120基於列位址之解碼結果而控制複數個字元線WL。藉此，列控制電路120將複數個字元線WL(複數列)之各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之字元線WL稱為選擇字元線WL，將選擇字元線WL以外之字元線WL稱為非選擇字元線WL。

行控制電路130經由位元線BL與記憶胞陣列110連接。行控制電路130接收位址ADR中之記憶胞陣列110之行位址(或行位址之解碼結果)。行控制電路130基於行位址之解碼結果而控制複數個位元線BL。藉此，行控制電路130將複數個位元線BL(複數行)之各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之位元線BL稱為選擇位元線BL，將選擇位元線BL以外之位元線BL稱為非選擇位元線BL。

寫入電路140係將資料寫入記憶胞MC中。寫入電路140向選擇字元線WL及選擇位元線BL之各者供給用於寫入資料之電壓(或電流)。藉此，將某寫入電壓(或寫入電流)供給至所選擇之記憶胞MC。寫入電路140可將複數個寫入電壓中與寫入資料對應之任一者供給至所選擇之記憶胞MC。例如，複數個寫入電壓(或寫入電流)之各者具有與寫入資料對應之極性(偏壓方向)。例如，寫入電路140包含寫入驅動器(未圖示)及寫入槽(未圖示)等。

讀出電路150係從記憶胞MC中讀出資料。讀出電路150將從所選擇之記憶胞MC輸出至選擇位元線BL之信號放大。讀出電路150基於放大後之信號對所選擇之記憶胞MC內之資料進行判斷。例如，讀出電路150包含：前置放大器(未圖示)、感測放大器(未圖示)、讀出驅動器(未圖示)及讀出槽(未圖示)等。

電壓產生電路160使用從外部裝置900供給之電源電壓，產生用於記憶胞陣列110之各種動作之電壓。例如，電壓產生電路160產生寫入動作中所使用之各種電壓。電壓產生電路160將產生之電壓輸出至寫入電路140。例如，電壓產生電路160產生讀出動作中所使用之各種電壓。電壓產生電路160將產生之電壓輸出至讀出電路150。

輸入輸出電路170作為如位址ADR、指令CMD、控制信號CNT及資料DT等記憶裝置100與外部裝置900之間之各種信號相關之介面電路發揮功能。輸入輸出電路170將來自外部裝置900之位址ADR傳輸至控制電路180。輸入輸出電路170將來自外部裝置900之指令CMD傳輸至控制電路180。輸入輸出電路170於外部裝置900與控制電路180之間傳輸各種控制信號CNT。輸入輸出電路170將來自外部裝置900之寫入資料DT傳輸至寫入電路140。輸入輸出電路170將來自讀出電路150之資料作為讀出資料DT傳輸至外部裝置900。

控制電路(亦稱為定序器、狀態機、或內部控制器)180對指令CMD進行解碼。控制電路180基於指令CMD之解碼結果及控制信號CNT，對記憶裝置100內之列控制電路120、行控制電路130、寫入電路140、讀出電路150、電壓產生電路160、及輸入輸出電路170之動作進行控制。例如，控制電路180可對位址ADR進行解碼。控制電路180將位址ADR之解碼結果發送至列控制電路120及行控制電路130等。例如，控制電路180包含暫時記憶指令CMD及位址ADR之暫存器電路(未圖示)。再者，暫存器電路、用於指令CMD之解碼之電路(指令解碼器)、及用於位址ADR之解碼之電路(位址解碼器)亦可設置於控制電路180之外部之記憶裝置100內。

(1-b)記憶胞陣列 參照圖2至圖5，對本實施方式之記憶裝置100中之記憶胞陣列110之構成例進行說明。

圖2係表示本實施方式之記憶裝置100之記憶胞陣列110之構成例的等效電路圖。

如圖2所示，複數個記憶胞MC於記憶胞陣列110內呈矩陣狀配置。各記憶胞MC與複數個位元線BL(BL＜0＞、BL＜1＞、…、BL＜i-1＞)中對應之1個、及複數個字元線WL(WL＜0＞、WL＜1＞、…、WL＜j-1＞)中對應之1個連接。i及j為2以上之整數。

各記憶胞MC包含記憶元件1及選擇器2。

記憶元件1例如為可變電阻元件。記憶元件1之電阻狀態根據所供給之電壓(或電流)而改變為複數種電阻狀態(例如低電阻狀態及高電阻狀態)中之任一種電阻狀態。記憶元件1可藉由將該元件1之電阻狀態與資料(例如“0”資料及“1”資料)建立關聯來記憶資料。

選擇器2作為記憶胞MC之選擇元件發揮功能。選擇器2具有如下功能：於將資料寫入對應之記憶元件1中時及從對應之記憶元件1中讀出資料時，控制對記憶元件1之電壓(或電流)之供給。

例如，選擇器2為二端子型開關元件。以下，將選擇器2稱為開關元件2。當施加於開關元件2之兩個端子間之電壓未達開關元件2之閾值電壓之情形時，開關元件2改變為斷開狀態(高電阻狀態、非電性導通狀態)。當施加於開關元件2之兩個端子間之電壓為開關元件2之閾值電壓以上之情形時，開關元件2改變為導通狀態(低電阻狀態、電性導通狀態)。無論施加之電壓為何種極性(例如正極性及負極性)，二端子型開關元件2均可具有上述功能。

開關元件2可根據施加於記憶胞MC之電壓之大小來切換是否於記憶胞MC內流通電流，而不管施加於記憶胞MC內之電壓之極性(記憶胞MC內流動之電流之方向)如何。

圖3至圖5係用於說明本實施方式之記憶裝置100之記憶胞陣列110之構成例的圖。圖3係用於說明記憶胞陣列110之構成例之鳥瞰圖。圖4係表示記憶胞陣列110之沿Y方向(Y軸)之截面構造之模式性剖視圖。圖5係表示記憶胞陣列110之沿X方向(X軸)之截面構造之模式性剖視圖。

如圖3至圖5所示，記憶胞陣列110設置於基板80之上表面之上方。

X方向係相對於基板80之上表面平行之方向。Y方向係相對於基板80之上表面平行，且與X方向交叉之方向。以下，將相對於基板80之上表面平行之面稱為X-Y平面。將垂直於X-Y平面之方向(軸)設為Z方向(Z軸)。將與包含X方向及Z方向之面平行之面稱為X-Z平面。將與包含Y方向及Z方向之面平行之面稱為Y-Z平面。

複數個配線(導電層)50於Z方向上，介隔基板80上之絕緣層81設置於基板80之上表面之上方。複數個配線50沿X方向排列。各配線50沿Y方向延伸。複數個配線50之各者例如作為位元線BL發揮功能。

複數個配線(導電層)51於Z方向上，設置於複數個配線50之上方。複數個配線51沿Y方向排列。各配線51沿X方向延伸。複數個配線51之各者例如作為字元線WL發揮功能。

複數個記憶胞MC設置於複數個配線50與複數個配線51之間。複數個記憶胞MC於X-Y平面內呈矩陣狀排列。

排列於Y方向之複數個記憶胞MC在Z方向上設置於1個配線50上。排列於Y方向之複數個記憶胞MC連接於共通之位元線BL。

排列於X方向之複數個記憶胞MC在Z方向上設置於1個配線51下。排列於X方向之複數個記憶胞MC連接於共通之字元線WL。

於排列在Y方向之2個記憶胞MC間，設置有Y方向上具有某尺寸(間隔)之空間。於排列在X方向之2個記憶胞MC間，設置有於X方向上具有某尺寸(間隔)之空間。2個記憶胞MC間之Y方向上之間隔與2個記憶胞MC間之X方向上之間隔實質上相同。但是，記憶胞MC間之Y方向上之間隔亦可與記憶胞MC間之X方向上之間隔不同。

絕緣層(未圖示)設置於記憶胞MC間。

例如，於記憶胞陣列110具有圖2之電路構成之情形時，開關元件2(選擇器2)於Z方向上設置於記憶元件1之下方。開關元件2設置於記憶元件1與配線50之間。記憶元件1設置於配線51與開關元件2之間。

如此，各記憶胞MC為記憶元件1與開關元件2之積層體。根據該記憶胞MC，記憶胞陣列110具有積層型記憶胞陣列之構造。

根據記憶胞陣列110之形成所使用之工藝(例如蝕刻方法)，記憶胞MC可能會具有錐形之截面形狀。

於圖4及圖5中，示出了絕緣層81設置於複數個配線50與基板80之間之例。於基板80為半導體基板之情形時，亦可將1個以上之場效電晶體(未圖示)設置於基板80之上表面之半導體區域上。場效電晶體被絕緣層81覆蓋。基板80上之場效電晶體為列控制電路120等電路之構成元件。場效電晶體經由絕緣層81內之接觸插塞(未圖示)及配線(未圖示)與記憶胞陣列110連接。如此，亦可於Z方向上之記憶胞陣列110之下方設置用於控制記憶胞陣列110之動作之電路。再者，若基板80為絕緣性基板，則複數個配線50亦可於無絕緣層81之情況下直接設置於基板80之上表面上。

積層型記憶胞陣列110之電路構成及構造並不限定於圖2至圖5中所示之例。記憶胞陣列110之電路構成及構造可根據記憶元件1及開關元件2相對於位元線BL及字元線WL之連接關係而進行適當變化。例如，具有圖2之電路構成之記憶胞陣列110之構造並不限定於圖3至圖5之例。例如，開關元件2亦可於Z方向上設置於記憶元件1之上方。於該情形時，可將配線51用作位元線BL，將配線50用作字元線WL。

再者，於圖3至圖5中，示出了記憶胞MC具有角柱狀構造之例，但記憶胞MC亦可具有圓柱狀(或橢圓柱狀)之構造。

(1-c)記憶胞 圖6係模式性地表示本實施方式之記憶裝置100中之記憶胞MC之構成例的剖視圖。

如圖6所示，於積層體90之記憶胞MC中，記憶元件1及開關元件2排列於Z方向上。如上所述，記憶元件1於Z方向上設置於開關元件2上。

例如，作為記憶元件1之可變電阻元件為磁阻效應元件。於該情形時，本實施方式之記憶裝置100為如MRAM(Magnetoresistive random access memory，磁阻隨機存取記憶體)之磁性記憶體。

＜開關元件之構成例＞ 如圖6所示，開關元件2至少包含可變電阻層(亦稱為選擇器層或開關層)20及2個電極(導電層)21A、21B。可變電阻層20於Z方向上設置於2個電極21A、21B之間。可變電阻層20之電阻狀態(電阻值)會發生變化。可變電阻層20可具有複數種電阻狀態。

於圖6之例中，電極(以下，亦稱為下部電極)21A於Z方向上設置於可變電阻層20之下方，電極(以下，亦稱為上部電極)21B於Z方向上設置於可變電阻層20之上方。例如，電極21A設置於配線50與可變電阻層20之間。電極21B設置於可變電阻層20與磁阻效應元件1之間。

開關元件2經由電極21A與配線50連接。開關元件2經由電極21B與磁阻效應元件1連接。

開關元件2在相對於基板80之表面垂直之方向(例如Z方向)上具有尺寸T2。開關元件2在相對於基板80之表面平行之方向(例如X方向或Y方向)上具有尺寸D2。

根據施加於上述開關元件2(記憶胞MC)之電壓，可變電阻層20之電阻狀態成為高電阻狀態(非導通狀態)或低電阻狀態(導通狀態)。於可變電阻層20之電阻狀態為高電阻狀態之情形時，開關元件2斷開。於可變電阻層20之電阻狀態為低電阻狀態之情形時，開關元件2接通。

於將記憶胞MC設定為選擇狀態之情形時，開關元件2接通，因此可變電阻層20之電阻狀態成為低電阻狀態。於該情形時，開關元件2將電壓(或電流)供給至記憶元件1。於將記憶胞MC設定為非選擇狀態之情形時，開關元件2斷開，因此可變電阻層20之電阻狀態成為高電阻狀態。於該情形時，開關元件2切斷對記憶元件1之電壓(或電流)供給。

再者，根據可變電阻層20之材料，可變電阻層20之電阻狀態之變化有時亦取決於開關元件2(記憶胞MC)內流通之電流(例如電流之大小)。

開關元件2之可變電阻層20包含選自由硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)及銻(Sb)所組成之群中之至少1種以上之元素。

開關元件2例如亦可於可變電阻層20內包含含有摻雜劑(雜質)之絕緣體。絕緣體中添加之摻雜劑係有助於絕緣體內之導電之雜質。該開關元件2之可變電阻層20所使用之絕緣體之一例為氧化矽。於可變電阻層20之材料為氧化矽之情形時，氧化矽中添加之摻雜劑為磷或砷。再者，可變電阻層20之氧化矽中添加之摻雜劑之種類並不限定於上述例。

＜磁阻效應元件之構成例＞ 如圖6所示，磁阻效應元件1包含2個磁性層11、13及非磁性層12。非磁性層12於Z方向上設置於2個磁性層11、13之間。於圖6之例中，複數層11、12、13從配線(例如位元線BL)50側朝向配線(例如字元線WL)51側按照磁性層11、非磁性層12及磁性層13之順序排列於Z方向上。

2個磁性層11、13及非磁性層12形成磁穿隧接面。以下，將包含磁穿隧接面之磁阻效應元件1稱為MTJ元件1。將MTJ元件1中之非磁性層12稱為隧道勢壘層。

磁性層11、13例如為包含鈷(Co)、鐵(Fe)、及鎳(Ni)中之至少1種元素之強磁性層。又，磁性層11、13亦可進而包含硼(B)。更具體而言，例如磁性層11、13包含鈷鐵硼(CoFeB)或硼化鐵(FeB)。磁性層11、13可為單層膜(例如合金膜)，亦可為多層膜(例如人工晶格膜)。隧道勢壘層12例如為包含氧(O)及鎂(Mg)之絕緣層(例如氧化鎂層)。隧道勢壘層12可為單層膜，亦可為多層膜。再者，隧道勢壘層12亦可進而包含氧及鎂以外之元素。

於本實施方式中，MTJ元件1係垂直磁化型磁阻效應元件。

例如，各磁性層11、13具有垂直磁各向異性。各磁性層11、13之易磁化軸方向相對於磁性層11、13之層面(膜面)垂直。各磁性層11、13具有相對於磁性層11、13之層面垂直之磁化。各磁性層11、13之磁化之方向相對於磁性層11、13之排列方向(Z方向)平行。

2個磁性層11、13中，一磁性層之磁化方向可變，另一磁性層之磁化方向不變。根據一磁性層之磁化方向與另一磁性層之磁化方向之相對關係(磁化排列)，MTJ元件1可具有複數種電阻狀態(電阻值)。

於圖6之例中，磁性層13之磁化方向可變。磁性層11之磁化方向不變(固定狀態)。以下，將磁化方向可變之磁性層13稱為記憶層。以下，將磁化方向不變之磁性層11稱為參考層。再者，有時亦將記憶層13稱為自由層、磁化自由層、或磁化可變層。有時亦將參考層11稱為栓層、固定層、磁化不變層、或磁化固定層。

於本實施方式中，「參考層(磁性層)之磁化方向不變」、或「參考層(磁性層)之磁化方向為固定狀態」意指：於向MTJ元件1供給用於改變記憶層13之磁化方向之電流或電壓之情形時，供給電流或電壓之前後，參考層11之磁化方向不會因供給之電流或電壓而變化。

於記憶層13之磁化方向與參考層11之磁化方向相同之情形時(MTJ元件1之磁化排列狀態為平行排列狀態之情形時)，MTJ元件1之電阻狀態為第1電阻狀態。於記憶層13之磁化方向與參考層11之磁化方向不同之情形時(MTJ元件1之磁化排列狀態為反平行排列狀態之情形時)，MTJ元件1之電阻狀態為與第1電阻狀態不同之第2電阻狀態。例如，第2電阻狀態(反平行排列狀態)之MTJ元件1之電阻值高於第1電阻狀態(平行排列狀態)之MTJ元件1之電阻值。

以下，關於MTJ元件1之磁化排列狀態，平行排列狀態亦記作P(Parallel，平行)狀態，反平行排列狀態亦記作AP(Anti-Parallel，反平行)。

再者，根據記憶胞陣列110之電路構成，亦有參考層於Z方向上設置於隧道勢壘層12之上方，記憶層於Z方向上設置於隧道勢壘層12之下方之情形。

例如，MTJ元件1包含導電層(電極)18A、18B。磁性層11、13及隧道勢壘層12於Z方向上設置於2個導電層18A、18B之間。參考層11設置於導電層18A與隧道勢壘層12之間。記憶層13設置於導電層18B與隧道勢壘層12之間。

例如，偏移消除層14亦可設置於MTJ元件1內。於該情形時，偏移消除層14設置於參考層11與導電層18A之間。偏移消除層14係用於減輕參考層11之漏磁場之影響之磁性層。於MTJ元件1包含偏移消除層14之情形時，非磁性層15設置於偏移消除層14與參考層11之間。非磁性層15例如為釕層等金屬層。偏移消除層14經由非磁性層15與參考層11反鐵磁性地耦合。藉此，包含參考層11及偏移消除層14之積層體形成SAF(Synthetic antiferromagnetic，合成反鐵磁)構造。於SAF構造中，偏移消除層14之磁化方向與參考層11之磁化方向相反。藉由SAF構造，參考層11之磁化方向可更加穩定地成為固定狀態。再者，有時亦將形成SAF構造之2個磁性層11、14及非磁性層15之集合稱為參考層。

例如，被稱作基底層之非磁性層(未圖示)亦可設置於偏移消除層14與導電層18A之間。基底層係用於改善與基底層相接之磁性層(此處為偏移消除層14)之特性(例如結晶性及磁特性)之層。

例如，被稱作蓋層之非磁性層(未圖示)亦可設置於記憶層13與導電層18B之間。蓋層係用於改善與蓋層相接之磁性層(此處為記憶層13)之特性(例如結晶性及磁特性)之層。

MTJ元件1於Z方向上具有尺寸T1。例如，尺寸T1為尺寸T2以上。但是，根據記憶元件1之構造，亦存在尺寸T1小於尺寸T2之情形。

MTJ元件1具有錐形之截面構造。關於錐形之MTJ元件1之相對於基板80之表面平行之方向(X方向或Y方向)上的尺寸D1a、D1b，MTJ元件1之下部側(配線50側)之尺寸D1b大於MTJ元件1之上部側(配線51側)之尺寸D1a。

MTJ元件1之上部側之錐度角亦可與MTJ元件1之下部側之錐度角不同。例如，MTJ元件1之上部(例如較隧道勢壘層12更靠上方之部分)側之錐度角大於MTJ元件1之下部(例如較隧道勢壘層12更靠下方之部分)側之錐度角。再者，於本實施方式中，MTJ元件1之錐度角係由MTJ元件1之某一部分之側面與相對於基板80之上表面平行之方向所形成之角度。

導電層19設置於MTJ元件1與配線51之間。配線51經由導電層19電性連接於MTJ元件1之電極18B。導電層19例如為鎢層或鉬層。導電層19例如用作形成記憶胞MC時之蝕刻之遮罩層(硬質遮罩)。以下，有時亦將導電層19稱為遮罩層19。

再者，於將導電層19用作MTJ元件1之電極之情形時，亦可不設置導電層18B。

導電層19於相對於基板80之表面垂直之方向(此處為Z方向)上具有尺寸Tx。尺寸Tx小於尺寸T1。導電層19之某一部分(例如導電層19之底部)之相對於基板80之表面平行之方向(X方向或Y方向)上之尺寸例如具有與尺寸D1a實質上相同之大小。

於本實施方式之記憶裝置100中，記憶胞MC於MTJ元件1與開關元件2之間包含中間層30。

中間層30包含選自硼(B)、碳(C)、矽(Si)、鎂(Mg)、鋁(Al)、鈧(Sc)、鈦(Ti)、釩(V)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鈀(Pd)、銀(Ag)、鉿(Hf)、鉭(Ta)、鎢(W)、銥(Ir)及鉑(Pt)中之至少1個構件。

中間層30例如為包含選自上述群組中之構件之層。中間層30亦可為所選擇之構件之化合物層。中間層30之具體之例為氧化矽層或碳化矽層。再者，中間層30亦可為於某種母材中添加選自上述群組中之至少一者而成之層。於該情形時，中間層30於母材內包含複數個粒狀部，該等複數個粒狀部包含選自上述群組中之構件。例如，中間層30亦可為包含選自上述群組中之構件之有機物層。

中間層30於層內部包含複數個氣隙39。作為更具體之一例，中間層30為多孔層(亦稱為奈米多孔層)。

中間層30於相對於基板80之表面垂直之方向(此處為Z方向)上具有尺寸T3。尺寸T3為尺寸T1以上。尺寸T3大於尺寸Tx。

例如，中間層30之側面實質上相對於Z方向平行，且實質上相對於基板80之上表面垂直。於該情形時，中間層30之下部(配線50側)之尺寸與中間層30之上部(配線51側)之尺寸實質上相同。中間層30於相對於基板80之上表面平行之方向(此處為X方向或Y方向)上具有尺寸D3。中間層30之尺寸D3小於開關元件2之尺寸D2。

圖7係表示本實施方式之記憶裝置100中之中間層30之構造之一例的模式圖。

如圖7所示，中間層30包含複數個粒狀部310。粒狀部310包含上述B、C、Si、Mg、Al、Sc、Ti、V、Ga、Ge、Y、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W、Ir及Pt等構件。粒狀部310不規則地排列於中間層30內。

氣隙39設置於粒狀部310間之空間內。氣隙39可具有從中間層30之一端延伸至另一端之隧道狀構造，亦可具有於中間層30之內部由複數個粒狀部310所包圍之封閉空間的構造。

中間層30亦可包含粒狀部311，該粒狀部311包含除粒狀部310之構件以外之構件。粒狀部311不規則地設置於中間層30內。粒狀部311為絕緣體(例如氧化矽或氮化矽)、導電體或有機物。

藉由圖7之構成，中間層30之蝕刻速率高於導電層19之蝕刻速率。

再者，於圖7中，為了簡化圖式，示出圓形(球形)之粒狀部310、311，但粒狀部310、311之形狀亦可為其他形狀(例如多邊形)。

回到圖6，絕緣層40連續地設置於導電層19之側面、MTJ元件1之側面及中間層30之側面上。絕緣層40連續地覆蓋導電層19之側面、MTJ元件1之側面及中間層30之側面。導電層19之側面、MTJ元件1之側面及中間層30之側面係與相對於基板80之上表面平行之方向交叉之面。

絕緣層40包含氧化物、氮化物或氮氧化物等。絕緣層40可為單層膜，亦可為積層膜。例如，絕緣層40為氮化矽膜。

絕緣層40具有膜厚Tq。絕緣層40之膜厚Tq係相對於基板80之上表面平行之方向(例如X方向或Y方向)上之絕緣層40之尺寸。於本實施方式中，將絕緣層40之膜厚Tq設為設置於中間層30之側面上之部分之厚度。例如，上述尺寸D2和膜厚Tq之2倍之值與尺寸D3之合計(D3＋2×Tq)實質上相等。

例如，插塞55設置於開關元件2與配線50之間。插塞55設置於絕緣層60內。絕緣層60設置於開關元件2與配線50之間。配線50經由插塞55與開關元件2之下部電極21A電性連接。再者，亦可不設置插塞55，而將開關元件2之下部電極21A直接設置於配線50上。於該情形時，絕緣層60亦未設置於開關元件2與配線50之間。

絕緣層61覆蓋記憶胞MC之側面。絕緣層61設置於記憶胞MC間。

於本實施方式中，記憶胞MC之形成步驟中之中間層30之蝕刻速率高於記憶胞MC之其他構成構件(例如磁性層11、13或導電層19)之蝕刻速率。例如，於記憶胞MC之形成步驟中，導電層19沈積時之Z方向上之尺寸(＞Tx)大於中間層30沈積時之Z方向上之尺寸(例如尺寸T3)。

(2)製造方法 參照圖8至圖13，對本實施方式之記憶裝置100之製造方法進行說明。

圖8至圖13係表示本實施方式之記憶裝置100之製造方法之製造步驟的模式性剖視步驟圖。

如圖8所示，於基板(半導體基板)80上形成列控制電路等記憶裝置100之電路(未圖示)後，於基板80上形成絕緣層81。絕緣層81覆蓋基板80上之電路。

於絕緣層81上形成複數個導電層50。導電層50係用於形成記憶胞陣列110之配線(例如位元線BL)之層。於導電層50上形成絕緣層60。於作為記憶胞之配置位置之特定位置，在絕緣層60內形成複數個接觸孔。以與導電層50接觸之方式於複數個接觸孔內形成複數個插塞55。

於絕緣層60及插塞55上形成積層體90Z。積層體90Z包含記憶胞MC之複數個構成構件。

例如，於絕緣層60及插塞55上形成作為上述開關元件2之構成構件之構件2Z。構件2Z至少包含：於Z方向上積層之作為下部電極21A之導電層、作為可變電阻層20之層、及作為上部電極21B之導電層等。構件2Z於Z方向上具有尺寸(厚度)T2。

於本實施方式中，於構件2Z上形成中間層30Z。中間層30Z於Z方向上具有尺寸(厚度)T3。

中間層30Z包含選自硼(B)、碳(C)、矽(Si)、鎂(Mg)、鋁(Al)、鈧(Sc)、鈦(Ti)、釩(V)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鈀(Pd)、銀(Ag)、鉿(Hf)、鉭(Ta)、鎢(W)、銥(Ir)及鉑(Pt)等中之一者。

中間層30Z為多孔層。即，於中間層30Z內形成複數個氣隙39及複數個粒狀部(未圖示)。例如，中間層30Z內之氣隙39係使用利用某一構件之腐蝕作用或蝕刻作用之公知之技術而形成。

於中間層30Z上形成上述記憶元件1之構件1Z。於記憶元件1為MTJ元件之情形時，構件1Z至少包含：於Z方向上積層之作為參考層11之磁性層、作為隧道勢壘層12之非磁性層、作為記憶層13之磁性層及作為電極18A、18B之導電層等。構件1Z亦可進而包含作為偏移消除層14之磁性層、參考層11與偏移消除層14之間之非磁性層、或基底層等。構件1Z於Z方向上具有尺寸(厚度)T1。例如，構件1Z之尺寸T1與中間層30Z之尺寸T3實質上相同。但是，中間層30Z之尺寸T3亦可大於構件1Z之尺寸T1。

複數個遮罩層19Z形成於積層體90Z上。各遮罩層19Z藉由光微影法及蝕刻等形成於記憶胞MC之配置位置。例如，某一遮罩層19Z於Z方向上配置於某一插塞55之上方。

遮罩層19Z於Z方向上具有尺寸(厚度)Tz。例如，遮罩層19Z之尺寸Tz為中間層30Z之尺寸T3以上。於該情形時，遮罩層19Z之尺寸Tz為構件1Z之尺寸T1以上。

如圖9所示，藉由離子束蝕刻對積層體90X進行加工。例如，離子束IB1從相對於平行於(或垂直於)基板80之上表面之方向傾斜一定角度之方向入射至積層體90X。

利用傾斜之離子束IB1對積層體90X進行蝕刻。藉此，抑制因磁性層等導電體之蝕刻而產生之導電性飛散物附著於構件1X之露出之側面。其結果，減少了由附著於構件1X之側面之導電體(以下稱為導電性附著物)引起之磁性層11、13間之短路。

經蝕刻之構件1X之側面根據構成構件1X之各層之蝕刻速率(離子束IB1之入射角)而相對於與基板80之上表面平行(或垂直)之方向傾斜。

其結果，構件1X具有錐形之構造。關於與基板80之表面平行之方向(例如Y方向)上之構件1X之尺寸，構件1X之下部(基板80側之部分)之尺寸D2a大於構件1X之上部(遮罩層19X側之部分)之尺寸D1a。

例如，某蝕刻條件下之複數個構成構件(層)之蝕刻速率可能因構成構件而異。為了抑制上述飛散物之附著及去除導電性附著物，對構件1X之下部側進行加工時之離子束IB1之入射角與對構件1X之上部側進行加工時之離子束IB1之入射角不同。其結果，如圖9之例所示，構件1X之上部側之錐度角亦可能與構件1X之下部側之錐度角不同。

如圖10所示，緊隨著構件1Y之形成，對中間層30Y進行加工。藉由與對構件(MTJ元件)1Y之蝕刻相同之條件之離子束蝕刻，對中間層30Y進行蝕刻。經加工之構件1Y作為針對中間層30Y之蝕刻遮罩發揮功能。

於本實施方式中，對中間層30Y使用蝕刻速率高於遮罩層19Y之蝕刻速率及構件1Y之複數個構成構件之蝕刻速率的材料。包含複數個氣隙39之中間層30Y之材料係與遮罩層19Y之材料相比密度較低之物質。

藉此，中間層30Y被以較遮罩層19Y快之蝕刻速度進行蝕刻。

如圖11所示，藉由使用離子束IB1之蝕刻，以記憶胞MC為單位將中間層30分離。

例如，於中間層30之蝕刻期間，MTJ元件1Y之側面被蝕刻，錐形之MTJ元件1Y之寬度縮小。

藉由此種利用離子束IB1之蝕刻，形成MTJ元件1。

經蝕刻之中間層30之側面與相對於基板80之上表面垂直之方向(Z方向)實質上平行。基板80之上表面與中間層30之側面所成之角度相對於基板80之上表面實質上垂直。

將構件2Z之上表面作為蝕刻終止層，暫時停止(中斷)對積層體90W之蝕刻。

利用離子束IB1以較MTJ元件1(構件1Z)及中間層30(30Z)慢之蝕刻速度緩慢地對遮罩層19W進行蝕刻。遮罩層19W之Z方向上之尺寸Tw變得小於沈積時之尺寸Tz。

如圖12所示，於經加工之積層體90V中，絕緣層40Z形成於遮罩層19V、MTJ元件1及中間層30上。絕緣層40Z覆蓋MTJ元件1及中間層30之側面。絕緣層40Z例如為氮化矽膜。絕緣層40Z於X方向(或Y方向)上具有厚度Tq。

如圖13所示，於形成絕緣層40Z之後，重新開始加工積層體90U。藉此，對絕緣層40Z及構件2Z進行蝕刻。絕緣層40Z及構件2Z之蝕刻例如藉由反應性離子蝕刻等各向異性蝕刻來執行。但是，絕緣層40Z及構件2Z之蝕刻亦可藉由離子束蝕刻來執行。

例如，於藉由反應性離子蝕刻對構件2Z進行蝕刻時，蝕刻氣體之離子種從垂直於基板80之上表面之方向(Z方向)入射至積層體90U。

於對構件2Z進行蝕刻時，除遮罩層19及構件2Z之上方之MTJ元件1及中間層30以外，絕緣層40Z作為構件2Z之蝕刻遮罩發揮功能。

藉由蝕刻，以記憶胞MC為單位將構件2Z。藉此，形成複數個開關元件2、遮罩層19、絕緣層40。

藉由以上步驟，於基板80之上方形成複數個記憶胞MC。

作為上述積層體90之蝕刻結果，遮罩層19之Z方向上之尺寸Tx變得小於中間層30之Z方向上之尺寸T3及MTJ元件1之Z方向上之尺寸T1。

例如，不去除遮罩層19，而將其用作記憶元件1之上部電極之一部分。但是，亦可於積層體90之加工(記憶胞MC之形成)後去除遮罩層19。

如圖6所示，絕緣層61以嵌埋於複數個記憶胞MC間之區域之方式形成於絕緣層60及記憶胞MC上。從遮罩層19之上表面上去除絕緣層61，以露出遮罩層19。

其後，如圖3至圖6所示，於絕緣層61及遮罩層19上形成沿X方向分別延伸之複數個配線51。

藉此，形成本實施方式之記憶裝置100之記憶胞陣列110。

其後，可基於公知之技術，形成用於連接記憶胞陣列110與下層之電路之各種構成構件。

藉由以上製造步驟，完成本實施方式之記憶裝置100。

(3)總結 於具有複數個記憶胞之一般記憶裝置中，在X方向或Y方向上相鄰之複數個記憶胞可能會因記憶胞間之間隔縮小而無法充分地分離，上述記憶胞包含沿Z方向設置於互不相同之高度之記憶元件及選擇器。

例如，出於防止由附著物引起之短路之目的而使MTJ元件具有錐形構造之情形時，有MTJ元件之下方之記憶胞間之間隔變得更小，較MTJ元件更靠下方之構件(例如開關元件)之分離變難之趨勢。

於本實施方式之記憶裝置(例如MRAM)100中，中間層30設置於記憶元件(例如MTJ元件)1與開關元件(選擇器)2之間。

中間層30之蝕刻速率高於其他構件(例如遮罩層19)之蝕刻速率。藉此，即便中間層30之蝕刻條件與MTJ元件1之蝕刻條件相同，中間層30亦不會成為錐形構造，且中間層30之側面相對於基板80之上表面實質上垂直。

因此，於X方向及Y方向上相鄰之複數個中間層30間產生相對較大之空間。即便為MTJ元件1之側面及中間層30之側面被絕緣層40覆蓋之狀態，亦可於中間層30間形成相對較大之空間。其結果，於本實施方式中，不使X方向及Y方向上之記憶胞MC間之間隔(間距)增加，便能確保用於對MTJ元件1之下方之構件(例如用於構成開關元件2之複數層)進行加工之空間。

因此，於本實施方式中，以記憶胞MC為單位將開關元件2分離，而未產生用於形成開關元件2之構件之加工不良。

於本實施方式中，即便於錐形之MTJ元件中，MTJ元件1之下部之尺寸大於該MTJ元件1之上部之尺寸之情形時，亦可藉由中間層30之配置及中間層30之蝕刻來確保用於加工MTJ元件1之下方之開關元件2之空間。因此，可對MTJ元件1之側面照射傾斜成足以去除導電性附著物之角度之離子束。

藉此，本實施方式之記憶裝置100可減少由導電性附著物所致之磁性層11、13間之短路引起之不良。

於本實施方式中，藉由配置中間層30來確保記憶胞MC間之空間，從而可增加覆蓋MTJ元件1之絕緣層40之厚度。其結果，本實施方式之記憶裝置100可減少因對開關元件2進行加工時之蝕刻造成之MTJ元件1之損傷。

根據開關元件2之構成構件，開關元件2之表面之平坦性可能會劣化。例如，於將氧化矽層用於可變電阻層之情形時，有時會將摻雜劑(例如砷)摻雜在氧化矽層中。於該情形時，開關元件2之表面變粗糙。於MTJ元件1形成於具有粗糙之表面之開關元件2上之情形時，構成MTJ元件1之層受到開關元件2之表面粗糙度之不良影響。其結果，MTJ元件1之特性可能會劣化。

於本實施方式之記憶裝置100中，中間層30可減小開關元件2之表面粗糙度。因此，於本實施方式中，可減少構成MTJ元件1之層從下方之開關元件2之粗糙之表面受到之不良影響。

其結果，本實施方式之記憶裝置100可提高MTJ元件1之特性。

於本實施方式中，藉由配置中間層30，MTJ元件1與開關元件2之間之距離增大。因此，MTJ元件1與開關元件2之間之熱傳播減少。於中間層30包含金屬之情形時，記憶胞MC之散熱特性因中間層30而提高。其結果，於本實施方式中，MTJ元件1之熱穩定性提高。因此，本實施方式之記憶裝置100之動作可靠性提高。

如上所述，實施方式之記憶裝置可減少記憶裝置之不良。

(4)變化例 參照圖14至圖16，對實施方式之記憶裝置之變化例進行說明。

圖14、圖15及圖16分別示出了實施方式之記憶裝置100之變化例的記憶胞MC之截面構造。

如圖14所示，中間層30A亦可不為多孔層，只要是能夠確保蝕刻速率大於硬質遮罩(或記憶元件之構成構件)之蝕刻速率之構件即可。於該情形時，中間層30A不包含氣隙。

不包含氣隙之中間層(非多孔層之中間層)30A係包含選自硼(B)、矽(Si)、鎂(Mg)、鋁(Al)、鈧(Sc)、鈦(Ti)、釩(V)、鎵(Ga)、鍺(Ge)、釔(Y)、鋯(Zr)、鈮(Nb)、鉬(Mo)、鈀(Pd)、銀(Ag)、鉿(Hf)、銥(Ir)及鉑(Pt)中之至少1個構件之層(膜)。

與上述例相同，中間層30A之Z方向上之尺寸大於MTJ元件1之Z方向上之尺寸。又，中間層30A之Z方向上之尺寸大於導電層19之Z方向上之尺寸。

如圖15所示，中間層30B亦可包含複數層301、302。例如，層301之材料與層302之材料不同。作為一例，層301、302之中，一層301為包含氣隙39之多孔層。層301、302之中，另一層302不包含氣隙。

層302設置於導電層18A與多孔層301之間。藉此，磁性層14(及導電層18A)之基底之平坦性提高。其結果，MTJ元件1之特性提高。

例如，理想的是層302之Z方向上之尺寸(膜厚)小於導電層19之Z方向上之尺寸及層301之Z方向上之尺寸。關於MTJ元件1之蝕刻條件，理想的是層302之蝕刻速率小於導電層19之蝕刻速率。

作為層301之材料之一例，層301例如包含選自硼、碳、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、鉭、鎢、銥及鉑等中之一者。

層302由MRAM之記憶胞MC內之電極(導電層)所使用之公知之材料構成。

於對記憶胞進行加工時之某蝕刻條件下，包含複數層301、302之中間層30B整體之蝕刻速率高於導電層(硬質遮罩)19之蝕刻速率。因此，對層301、302進行蝕刻後，導電層19會殘存於MTJ元件1上。

於圖15中，示出了中間層30B包含兩層301、302之例。但是，中間層30B亦可包含3層以上。

如圖16所示，中間層30C亦可為於粒狀部310間之空間內設置有絕緣體315代替氣隙之層。例如，絕緣體315為氧化矽、碳化矽或有機物。

中間層30C進而包含複數個孔319。

圖14、圖15及圖16之變化例之記憶裝置可獲得與上述實施方式之記憶裝置之效果相同之效果。

(5)其他 於上述實施方式中，例示有MRAM作為本實施方式之記憶裝置100。但是，本實施方式之記憶裝置100亦可為MRAM以外之記憶裝置，只要是於記憶胞MC內之記憶元件1與選擇器(開關元件)2之間設置有中間層30之裝置即可。

例如，實施方式之記憶裝置100亦可為使用可變電阻元件(例如過渡金屬氧化物元件)作為記憶元件之記憶裝置(例如，如ReRAM(Resistance Random Access Memory，電阻式隨機存取記憶體)等電阻變化記憶體)、使用相變元件作為記憶元件之記憶裝置(例如，如PCRAM(Phase Change Random Access Memory，相變隨機存取記憶體)等相變記憶體)、或使用鐵電元件作為記憶元件之記憶裝置(例如，如FeRAM(Ferroelectric Random Access Memory，鐵電隨機存取記憶體)等鐵電式隨機存取記憶體)。

本實施方式之記憶裝置100即便為MRAM以外之記憶裝置，亦可獲得上述實施方式中所說明之效果。

對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，並且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中記載之發明及與其等同之範圍中。 [相關申請之引用]

本申請享受以日本專利申請2022-033696號(申請日：2022年3月4日)及美國專利申請17/884790(申請日：2022年8月10日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

1:記憶元件 1X:構件 1Y:構件 1Z:構件 2:選擇器 2Z:構件 11, 13:磁性層 12:隧道勢壘層 14:偏移消除層 15:非磁性層 18A, 18B:導電層 19:導電層 19V:遮罩層 19W:遮罩層 19X:遮罩層 19Y:遮罩層 19Z:遮罩層 20:可變電阻層 21A, 21B:電極(導電層) 30:中間層 30A:中間層 30B:中間層 30C:中間層 30Y:中間層 30Z:中間層 39:氣隙 40:絕緣層 40Z:絕緣層 50:配線 51:配線(導電層) 55:插塞 60:絕緣層 61:絕緣層 80:基板 81:絕緣層 90:積層體 90U:積層體 90V:積層體 90W:積層體 90X:積層體 100:記憶裝置 110:記憶胞陣列 120:列控制電路 130:行控制電路 140:寫入電路 150:讀出電路 160:電壓產生電路 170:輸入輸出電路 180:控制電路 301,302:層 310:粒狀部 311:粒狀部 315:絕緣體 319:孔 900:外部裝置 ADR:位址 BL(BL＜0＞, BL＜1＞, …, BL＜i-1＞):位元線 CMD:指令 CNT:控制信號 D1a:尺寸 D1b:尺寸 D2:尺寸 D3:尺寸 DT:資料 IB1:離子束 MC:記憶胞 T1:尺寸 T2:尺寸 T3:尺寸 Tq:膜厚 Tx:尺寸 Tz:尺寸(厚度) Tw:尺寸 WL(WL＜0＞, WL＜1＞, …, WL＜j-1＞):字元線 X:方向 Y:方向 Z:方向

圖1係表示實施方式之記憶裝置之構成例之方塊圖。  圖2係表示實施方式之記憶裝置之記憶胞陣列之構成例的圖。  圖3係表示實施方式之記憶裝置之記憶胞陣列之構成例的鳥瞰圖。  圖4係表示實施方式之記憶裝置之記憶胞陣列之構成例的剖視圖。  圖5係表示實施方式之記憶裝置之記憶胞陣列之構成例的剖視圖。  圖6係表示實施方式之記憶裝置之記憶胞之構成例的剖視圖。  圖7係用於說明實施方式之記憶裝置之記憶胞之構成例的圖。  圖8係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖9係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖10係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖11係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖12係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖13係表示實施方式之記憶裝置之製造方法之一步驟的剖視步驟圖。  圖14係表示實施方式之記憶裝置之變化例之剖視圖。  圖15係表示實施方式之記憶裝置之變化例之剖視圖。  圖16係表示實施方式之記憶裝置之變化例之剖視圖。

1:記憶元件

2:選擇器

11,13:磁性層

12:隧道勢壘層

14:偏移消除層

15:非磁性層

18A,18B:導電層

19:導電層

20:可變電阻層

21A,21B:電極(導電層)

30:中間層

39:氣隙

40:絕緣層

50:配線

51:配線(導電層)

55:插塞

60:絕緣層

61:絕緣層

80:基板

81:絕緣層

90:積層體

D1a:尺寸

D1b:尺寸

D2:尺寸

D3:尺寸

MC:記憶胞

T1:尺寸

T2:尺寸

T3:尺寸

Tq:膜厚

Tx:尺寸

X:方向

Y:方向

Z:方向

Claims (19)

1. 一種記憶裝置，其具備：  記憶元件，其在相對於基板之第1面垂直之第1方向上，設置於上述基板之上方；  開關元件，其設置於上述基板與上述記憶元件之間；及  第1層，其設置於上述記憶元件與上述開關元件之間；且  上述第1層包含選自包括硼、碳、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、鉭、鎢、銥及鉑之群中之至少一者，上述第1層包含氣隙。
2. 如請求項1之記憶裝置，其進而具備第1導電層，  該第1導電層於上述第1方向上設置於上述記憶元件之上方，  上述第1層之上述第1方向上之尺寸大於上述第1導電層之上述第1方向上之尺寸。
3. 如請求項2之記憶裝置，其中  上述第1導電層係鎢層或鉬層。
4. 如請求項2之記憶裝置，其中  上述第1層之蝕刻速率高於上述第1導電層之蝕刻速率。
5. 如請求項1之記憶裝置，其中  上述第1層之上述第1方向上之尺寸為上述記憶元件之上述第1方向上之尺寸以上。
6. 如請求項1之記憶裝置，其中  上述記憶元件之下部之尺寸大於上述記憶元件之上部之尺寸。
7. 如請求項1之記憶裝置，其中  上述第1層之側面相對於上述第1方向平行。
8. 如請求項1之記憶裝置，其進而具備：  第1導電層，其於上述第1方向上設置於上述記憶元件之上方；及  第1絕緣層，其連續設置於上述第1導電層之側面上、上述記憶元件之側面上及上述第1層之側面上。
9. 一種記憶裝置，其具備：  記憶元件，其在相對於基板之第1面垂直之第1方向上，設置於上述基板之上方；  開關元件，其設置於上述基板與上述記憶元件之間；及  第1層，其設置於上述記憶元件與上述開關元件之間；且  上述第1層包含選自包括硼、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、銥及鉑之群中之至少一者。
10. 如請求項9之記憶裝置，其進而具備第1導電層，  該第1導電層於上述第1方向上設置於上述記憶元件之上方，  上述第1層之上述第1方向上之尺寸大於上述第1導電層之上述第1方向上之尺寸。
11. 如請求項10之記憶裝置，其中  上述第1層之蝕刻速率高於上述第1導電層之蝕刻速率。
12. 一種記憶裝置之製造方法，其包含如下步驟：  於基板之上方形成包含第1構件、第2構件及第1層之積層體，上述第1構件於相對於上述基板之表面垂直之第1方向上位於上述基板之上方，上述第2構件於上述第1方向上位於上述第1構件之上方，上述第1層設置於上述第1構件與上述第2構件之間；  於上述第1方向上，在上述積層體之上方形成遮罩層；  基於上述遮罩層之形狀，對上述第2構件及上述第1層進行蝕刻，由上述第2構件形成記憶元件；  於經蝕刻之上述第2構件及上述第1層上形成第1絕緣層；及  對上述第1構件進行蝕刻，由上述第1構件形成開關元件；且  上述第1層包含選自包括硼、碳、矽、鎂、鋁、鈧、鈦、釩、鎵、鍺、釔、鋯、鈮、鉬、鈀、銀、鉿、鉭、鎢、銥及鉑之群中之至少一者；  上述第1層包含氣隙。
13. 如請求項12之記憶裝置之製造方法，其中  上述第1層之蝕刻速率高於上述遮罩層之蝕刻速率。
14. 如請求項12之記憶裝置之製造方法，其中  上述遮罩層為鎢層或鉬層。
15. 如請求項12之記憶裝置之製造方法，其中  對上述第1構件進行蝕刻前之上述遮罩層之上述第1方向上之第1尺寸大於上述第1層之上述第1方向上之第2尺寸，  對上述第2構件進行蝕刻後之上述遮罩層之上述第1方向上之第3尺寸小於上述第2尺寸。
16. 如請求項12之記憶裝置之製造方法，其中  上述第1層之上述第1方向上之尺寸為上述記憶元件之上述第1方向上之尺寸以上。
17. 如請求項12之記憶裝置之製造方法，其中  上述記憶元件之上部之尺寸大於上述記憶元件之下部之尺寸。
18. 如請求項12之記憶裝置之製造方法，其中  經蝕刻之上述第1層之側面相對於上述第1方向平行。
19. 如請求項12之記憶裝置之製造方法，其中上述第2構件及上述第1層之蝕刻係利用離子束執行，  上述離子束從相對於上述基板之表面傾斜之方向照射至上述積層體。