TWI840758B

TWI840758B - 記憶體裝置

Info

Publication number: TWI840758B
Application number: TW111108015A
Authority: TW
Inventors: 松下直輝
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-03-12
Filing date: 2022-03-04
Publication date: 2024-05-01

Abstract

實施形態提供一種可謀求提高特性之記憶體裝置。實施形態之記憶體裝置包含：記憶胞，其包含記憶體元件與開關元件；及電路，其於對上述記憶胞寫入第1資料時，將具有第1極性之第1寫入脈衝施加於上述記憶胞，於對上述記憶胞寫入第2資料時，將具有與上述第1極性不同之第2極性之第2寫入脈衝施加於上述記憶胞；且上述開關元件具有與上述第1及第2極性相應之極性依存性。

Description

記憶體裝置

本發明之實施形態係關於一種記憶體裝置。

已知有一種使用可變電阻元件(例如磁阻效應元件)作為記憶體元件之記憶體裝置。為了提高記憶體裝置之特性，各種技術之研究及開發不斷推進。

本發明所欲解決之問題在於提供一種可謀求提高特性之記憶體裝置。

實施形態之記憶體裝置包含：記憶胞，其包含記憶體元件與開關元件；及電路，其於對上述記憶胞寫入第1資料時，將具有第1極性之第1寫入脈衝施加於上述記憶胞，於對上述記憶胞寫入第2資料時，將具有與上述第1極性不同之第2極性之第2寫入脈衝施加於上述記憶胞；且上述開關元件具有與上述第1及第2極性相應之極性依存性。

以下，一面參照圖式，一面針對本實施形態詳細進行說明。以下之說明中，對具有同一功能及構成之要件標註同一符號。

以下之各實施形態中，關於相同之複數個構成要件(例如電路、配線、各種電壓及信號等)，有於參照符號之末尾標註用以區分之數字/英文字母之情形。

標註有於末尾附有用以區分之數字/英文字母之參照符號的構成要件於可不互相區分之情形時，可使用省略末尾之數字/英文字母之記載(參照符號)。

[實施形態] 參照圖1至圖11，針對實施形態之記憶體裝置及其設計方法進行說明。

(1)第1實施形態參照圖1至圖8，針對第1實施形態之記憶體裝置及其設計方法進行說明。

(a)構成例 (a-1)整體構成

參照圖1至圖5，針對第1實施形態之記憶體裝置之構成進行說明。

圖1係顯示本實施形態之記憶體裝置之構成例之圖。

如圖1所示，本實施形態之記憶體裝置1連接於記憶體裝置1之外部之裝置(以下，稱為外部裝置)9。外部裝置9對記憶體裝置1發送指令CMD、位址ADR、控制信號CNT。於記憶體裝置1與外部裝置9之間傳輸資料DT。外部裝置9於寫入動作時，將要寫入至記憶體裝置1內之資料(以下，稱為寫入資料)發送至記憶體裝置1。外部裝置9於讀出動作時，自記憶體裝置1接收自記憶體裝置1讀出之資料(以下，稱為讀出資料)。

本實施形態之記憶體裝置1包含記憶胞陣列10、列控制電路11、行控制電路12、寫入電路13、讀出電路14、電壓產生電路15、輸入輸出電路16及控制電路17。

記憶胞陣列10包含複數個記憶胞MC、複數個字元線WL及複數個位元線BL。

複數個記憶胞MC與記憶胞陣列10內之複數個列及複數個行建立對應。各記憶胞MC連接於複數個字元線WL中對應之一者。各記憶胞MC連接於複數個位元線BL中對應之一者。

列控制電路11經由字元線WL連接於記憶胞陣列10。對列控制電路11供給位址ADR中之記憶胞陣列10之列位址(或列位址之解碼結果)。列控制電路11基於列位址之解碼結果，控制複數個字元線WL。藉此，列控制電路11將複數個字元線WL(複數列)之各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之字元線WL稱為選擇字元線WL，將選擇字元線WL以外之字元線WL稱為非選擇字元線WL。

行控制電路12經由位元線BL與記憶胞陣列10連接。對行控制電路12供給位址ADR中之記憶胞陣列10之行位址(或行位址之解碼結果)。行控制電路12基於行位址ADR之解碼結果，控制複數個位元線BL。藉此，行控制電路12將複數個位元線BL(複數行)之各者設定為選擇狀態或非選擇狀態。以下，將設定為選擇狀態之位元線BL稱為選擇位元線BL，將選擇位元線BL以外之位元線BL稱為非選擇位元線BL。

寫入電路13進行對記憶胞MC之資料寫入。寫入電路13對選擇字元線WL及選擇位元線BL之各者供給用以寫入資料之電壓。藉此，將寫入電壓(或寫入電流)供給至選擇之記憶胞MC。寫入電路13可將複數個寫入電壓中對應於寫入資料之任一者供給至選擇之記憶胞MC。例如，複數個寫入電壓各自具有對應於寫入資料之極性(偏壓方向)。例如，寫入電路13包含寫入驅動器(未圖示)。

讀出電路14進行自記憶胞MC之資料讀出。讀出電路14將自選擇之記憶胞MC輸出至選擇位元線BL之信號放大。讀出電路14基於放大後之信號，判別記憶胞MC內之資料。例如，讀出電路14包含前置放大器(未圖示)及感測放大器(未圖示)。

電壓產生電路15使用自外部裝置9提供之電源電壓，產生用於記憶胞陣列10之各種動作之電壓。例如，電壓產生電路15產生用於寫入動作之各種電壓。電壓產生電路15將產生之電壓輸出至寫入電路13。例如，電壓產生電路15產生用於讀出動作之各種電壓。電壓產生電路15將產生之電壓輸出至讀出電路14。

輸入輸出電路16作為記憶體裝置1與外部裝置9之間之各種信號ADR、CMD、CNT、DT之介面電路發揮功能。輸入輸出電路16將來自外部裝置9之位址ADR傳輸至控制電路17。輸入輸出電路16將來自外部裝置9之指令CMD傳輸至控制電路17。輸入輸出電路16於外部裝置9與控制電路17之間傳輸各種控制信號CNT。輸入輸出電路16將來自外部裝置9之寫入資料DT傳輸至寫入電路13。輸入輸出電路16將來自讀出電路14之資料DT作為讀出資料傳輸至外部裝置9。

控制電路(亦稱為序列發生器、狀態機、內部控制器)17將指令CMD解碼。控制電路17基於指令CMD之解碼結果及控制信號CNT，控制記憶體裝置1內之列控制電路11、行控制電路12、寫入電路13、讀出電路14、電壓產生電路15及輸入輸出電路16之動作。控制電路17將位址ADR解碼。控制電路17將位址之解碼結果發送至列控制電路11及行控制電路12等。另，用以指令解碼之電路(指令解碼器)及用以位址解碼之電路(位址解碼器)亦可於控制電路17之外部，設置於記憶體裝置1內。

(a-2)記憶胞陣列參照圖2至圖4，針對本實施形態之記憶體裝置之記憶胞陣列之構成例進行說明。

圖2係顯示本實施形態之記憶體裝置之記憶胞陣列之構成例之等效電路圖。

如圖2所示，複數個記憶胞MC於記憶胞陣列10內矩陣狀配置。各記憶胞MC連接於複數個位元線BL(BL＜0＞、BL＜1＞、……、BL＜i-1＞)中對應之一者、及複數個字元線WL(WL＜0＞、WL＜1＞、…、WL＜j-1＞)中對應之一者。i及j為2以上之整數。

各記憶胞MC包含開關元件20及記憶體元件(可變電阻元件)21。

開關元件20作為記憶胞MC之選擇元件發揮功能。開關元件20具有於對對應之記憶體元件21寫入及讀出資料時，控制對記憶體元件21之電壓(或電流)之供給之功能。

例如，施加於某記憶胞MC之某極性之電壓低於該記憶胞MC內之開關元件20之該極性之閾值電壓之情形時，開關元件20被設定為斷開狀態(高電阻狀態、非導通狀態)。該情形時，開關元件20將對記憶體元件21之電壓(或電流)切斷。施加於某記憶胞MC之某極性之電壓為該記憶胞MC內之開關元件20之該極性之閾值電壓以上之情形時，開關元件20被設定為接通狀態(低電阻狀態、導通狀態)。該情形時，開關元件20將電壓(或電流)供給至記憶體元件21。

開關元件20可不依據記憶胞內之電流流動之方向，而根據施加於記憶胞MC之電壓之大小，切換是否使電流流過記憶胞MC。

例如，開關元件20為2端子型元件。

記憶體元件21為可變電阻元件。記憶體元件21之電阻狀態根據被供給之電壓(或電流)，變為複數個電阻狀態(例如低電阻狀態及高電阻狀態)。記憶體元件21可藉由將該元件21之電阻狀態與資料(例如“0”資料及“1”資料)建立關聯而記憶資料。

圖3及圖4係用以說明本實施形態之記憶體裝置之記憶胞陣列之構造例之圖。圖3係顯示記憶胞陣列之沿X方向(軸)之剖面構造之模式性剖視圖。圖4係顯示記憶胞陣列之沿Y方向(軸)之剖面構造之模式性剖視圖。

如圖3及圖4所示，記憶胞陣列10設置於基板100之上表面之上方。

以下，將相對於基板100之上表面平行之面稱為X-Y平面。將與X-Y平面垂直之方向(軸)設為Z方向(Z軸)。

複數個導電層50於Z方向上，介隔絕緣層90設置於基板100之上表面之上方。複數個導電層50沿Y方向排列。各導電層50沿X方向延伸。複數個導電層50例如作為字元線WL發揮功能。

複數個導電層51於Z方向上，設置於複數個導電層50之上方。複數個導電層51沿X方向排列。各導電層51沿Y方向延伸。複數個導電層51例如作為位元線BL發揮功能。

複數個記憶胞MC設置於複數個導電層50與複數個導電層51之間。複數個記憶胞MC於X-Y平面內矩陣狀排列。

排列於X方向之複數個記憶胞MC設置於1個導電層50上。排列於X方向之複數個記憶胞MC連接於共通之字元線WL。

排列於Y方向之複數個記憶胞MC設置於1個導電層51下。排列於Y方向之複數個記憶胞MC連接於共通之位元線BL。

例如，圖2之電路構成之記憶胞陣列10中，開關元件20於Z方向上，設置於記憶體元件21之下方。開關元件20設置於記憶體元件21與導電層(字元線)50之間。記憶體元件21設置於導電層51與開關元件20之間。

另，具有圖2之電路構成之記憶胞陣列10之構造不限定於圖3及圖4之例。例如，開關元件20亦可於Z方向上，設置於記憶體元件21之上方。該情形時，導電層50作為位元線BL使用，導電層51作為字元線WL使用。

記憶胞MC有如圖3及圖4之虛線TP所示之形狀般，根據用於形成記憶胞陣列10之製程，具有錐狀之剖面形狀之情形。例如，錐狀之記憶胞MC中，相對於基板100之表面平行之方向上之記憶胞MC之底部(本實施形態中，記憶胞MC之導電層50側之部分)之尺寸大於相對於基板100之表面平行之方向上之記憶胞MC之上部(本實施形態中，記憶胞MC之導電層51側之部分)之尺寸。

圖3及圖4中，絕緣層90設置於複數個導電層50與基板100之間。基板100為半導體基板之情形時，場效電晶體(未圖示)可設置於基板100之上表面上。場效電晶體由絕緣層90覆蓋。基板100上之場效電晶體為列控制電路11等電路之構成元件。場效電晶體經由絕緣層90內之接點插塞(未圖示)及配線(未圖示)連接於記憶胞陣列10。如此，亦可於Z方向上之記憶胞陣列10之下方，設置用以控制記憶胞陣列10之動作之電路。另，若基板100為絕緣性基板，則複數個導電層50亦可無絕緣層90地直接設置於基板100之上表面上。

積層型記憶胞陣列10之電路構成及構造不限定於圖2至圖4所示之例。根據開關元件20及記憶體元件21對位元線BL及字元線WL之連接關係，記憶胞陣列之電路構成及構造可適當變化。

(a-3)記憶胞圖5係顯示本實施形態之記憶體裝置之記憶胞之構造例之剖視圖。

如圖5所示，記憶胞MC為包含開關元件20與記憶體元件21之積層體。於各記憶胞MC內，開關元件20及記憶體元件21於Z方向排列。

上述之圖2至圖4之例中，於各記憶胞MC內，記憶體元件(可變電阻元件)21於Z方向上，設置於開關元件20上。

例如，作為記憶體元件21之可變電阻元件為磁阻效應元件。該情形時，本實施形態之記憶體裝置為如MRAM(Magnetoresistive Random Access memory：磁阻式隨機存取記憶體)般之磁性記憶體。

例如，磁阻效應元件21至少包含2個磁性層211、213與非磁性層212。非磁性層212於Z方向上，設置於2個磁性層211、213之間。圖2至圖4之例中，自字元線WL側朝向位元線BL側，依磁性層211、非磁性層212及磁性層213之順序，於Z方向排列有複數個層211、212、213。

2個磁性層211、213及非磁性層212形成磁性穿隧接面(MTJ)。以下，將包含磁性穿隧接面之磁阻效應元件21稱為MTJ元件21。MTJ元件21中之非磁性層212稱為穿隧障壁層。

磁性層211、213例如為包含鈷、鐵及/或硼等之強磁性層。磁性層211、213可為單層膜，亦可為多層膜(例如人工晶格膜)。穿隧障壁層212例如為包含氧及鎂，或實質上包含氧化鎂之絕緣層。穿隧障壁層可為單層膜，亦可為多層膜。

本實施形態中，MTJ元件21為垂直磁化型之磁阻效應元件。例如，各磁性層211、213具有垂直磁性各向異性。各磁性層211、213之易磁化軸向相對於磁性層211、213之層面(膜面)垂直。各磁性層211、213之磁化方向相對於磁性層211、213之排列方向(Z方向)平行。各磁性層211、213具有相對於磁性層211、213之層面垂直之磁化。

2個磁性層211、213中之一個磁性層之磁化方向可變，另一個磁性層之磁化方向不變。MTJ元件21根據一個磁性層之磁化方向與另一個磁性層之磁化方向之相對關係(磁化排列)，可具有複數個電阻狀態(電阻值)。

圖5之例中，磁性層213之磁化方向可變。磁性層211之磁化方向不變(固定狀態)。以下，將磁化方向可變之磁性層213稱為記憶層。以下，將磁化方向不變(固定狀態)之磁性層211稱為參考層。另，亦有將記憶層213稱為自由層、磁化自由層或磁化可變層之情形。亦有將參考層211稱為固定層、釘紮層、磁化不變層或磁化固定層之情形。

本實施形態中，「參考層(磁性層)之磁化方向不變」或「參考層(磁化層)之磁化方向為固定狀態」，意指將用以改變記憶層之磁化方向之電流或電壓供給至磁阻效應元件之情形時，參考層之磁化方向在電流/電壓供給前後不因所供給之電流或電壓變化。

記憶層213之磁化方向與參考層211之磁化方向相同之情形(MTJ元件21之磁化排列狀態為平行排列狀態之情形)時，MTJ元件21之電阻狀態為第1電阻狀態。

記憶層213之磁化方向與參考層211之磁化方向不同之情形(MTJ元件21之磁化排列狀態為反平行排列狀態之情形)時，MTJ元件21之電阻狀態為與第1電阻狀態不同之第2電阻狀態。第2電阻狀態(反平行排列狀態)之MTJ元件21之電阻值高於第1電阻狀態(平行排列狀態)之MTJ元件21之電阻值。

以下，關於MTJ元件之磁化排列狀態，平行排列狀態亦記作P狀態，反平行排列狀態亦記作AP狀態。

例如，MTJ元件21包含2個電極219A、219B。磁性層211、213及穿隧障壁層212於Z方向上，設置於2個電極219A、219B之間。參考層211設置於電極219A與穿隧障壁層212之間。記憶層213設置於電極219B與穿隧障壁層212之間。

例如，亦可將偏移消除層(未圖示)設置於MTJ元件21內。偏移消除層設置於參考層211與電極219A之間。偏移消除層係用以緩和參考層211之漏磁場之影響之磁性層。

MTJ元件21包含偏移消除層之情形時，非磁性層(未圖示)設置於偏移消除層與參考層211之間。非磁性層例如為Ru層等金屬層。

偏移消除層經由非磁性層與參考層211反強磁性耦合。藉此，包含參考層211及偏移消除層之積層體形成SAF(Synthetic Antiferromagnetic：合成反鐵磁)構造。SAF構造中，偏移消除層之磁化方向與參考層211之磁化方向相反。藉由SAF構造，參考層211之磁化方向被設定為固定狀態。

例如，MTJ元件21亦可包含基底層(未圖示)及蓋層(未圖示)之至少一者。基底層設置於磁性層(此處為參考層)211與電極219A之間。基底層為非磁性層(例如導電性化合物層)。基底層為用以改善與基底層相接之磁性層211之特性(例如結晶性及/或磁特性)之層。蓋層設置於磁性層(此處為記憶層)213與電極219B之間。蓋層為非磁性層(例如導電性化合物層)。蓋層為用以改善與蓋層相接之磁性層213之特性(例如結晶性及磁特性)之層。另，基底層及蓋層亦可視為電極219(219A、219B)之構成要件。

開關元件20為2端子型元件之情形時，開關元件20至少包含2個電極(導電層)201、203及開關層202。開關層202於Z方向上，設置於2個電極201、203之間。開關層202為可變電阻層。

根據施加於開關元件20(記憶胞MC)之電壓，開關層202之電阻狀態成為高電阻狀態(非導通狀態)或低電阻狀態(導通狀態)。

開關層202之電阻狀態為高電阻狀態之情形時，開關元件20斷開。開關層202之電阻狀態為低電阻狀態之情形時，開關元件20接通。

記憶胞MC被設定為選擇狀態之情形時，為了將開關元件20接通，開關層202之電阻狀態為低電阻狀態。記憶胞MC被設定為非選擇狀態之情形時，為了將開關元件20斷開，開關層202之電阻狀態為高電阻狀態。

另，亦有根據開關層202之材料，開關層202之電阻狀態之變化依存於流過開關元件20(記憶胞)內之電流(電流之大小)之情形。

開關層202之材料例如為包含摻雜物之絕緣體。開關層202所使用之絕緣體之一例包含氧及矽，或實質上包含氧化矽。開關層202之材料為氧化矽之情形時，添加於氧化矽中之摻雜物為砷(As)或鍺(Ge)。例如，摻雜物藉由離子注入而添加至開關層202內。

開關層202之材料亦可為例如其他材料(導電性或絕緣性之氧化物、導電性或絕緣性之氮化物、或半導體)。根據開關層202所使用之材料，添加至開關層202中之摻雜物之種類可變更。添加至作為開關層202之氧化矽中之摻雜物之種類不限定於上述之例。

電極201、203之材料自金屬、導電性化合物及半導體中選擇。亦可根據開關層202之材料，選擇電極201、203之材料。

以下，開關元件20之2個電極201、203中，基板側之電極201稱為下部電極。2個電極203中於Z方向上配置於下部電極201之上方之電極(相對於基板側相反側之電極)203稱為上部電極。圖5之例中，開關元件20經由上部電極203連接於MTJ元件21。

包含積層型記憶胞陣列10之MRAM1中，根據要對動作對象之記憶胞(以下，亦稱為選擇胞)執行之動作，將第1極性之電壓或第2極性之電壓施加於選擇胞。第2極性與第1極性不同。流過選擇胞內之電流亦具有與施加之電壓之極性對應之極性。

本實施形態之MRAM1中，開關元件20具有與對記憶胞MC施加之電壓(例如寫入電壓)之極性及(或)供給之電流(例如寫入電流)之極性對應的極性依存性。

例如，開關元件20對於第1極性之施加電壓之閾值電壓(絕對值)Vth1，與開關元件20對於第2極性之施加電壓之閾值電壓(絕對值)Vth2不同。

例如，本實施形態中，將第1極性之施加電壓施加於記憶胞MC時之開關元件20之電阻值Rp1，與將第2極性之施加電壓施加於記憶胞MC時之開關元件20之電阻值Rp2不同。

(b)動作例參照圖6，針對本實施形態之MRAM之動作例進行說明。

外部裝置9將與來自使用者之要求對應之指令CMD、動作對象之位址(以下，亦稱為選擇位址)ADR及控制信號CNT發送至本實施形態之MRAM1。要求寫入資料之情形時，外部裝置9將寫入資料DT與指令及位址一起發送至本實施形態之MRAM1。

本實施形態之MRAM1接收指令CMD、選擇位址ADR及控制信號CNT。發送寫入資料之情形時，MRAM1接收寫入資料。

MRAM1中，控制電路17基於指令CMD之解碼結果及選擇位址ADR之解碼結果，控制MRAM1內之各電路11～16之動作。

列控制電路11基於選擇位址ADR之解碼結果，選擇複數個字元線WL中之1個字元線。行控制電路12基於選擇位址ADR之解碼結果，選擇複數個位元線BL中之1個位元線。選擇選擇字元線與選擇位元線之間之記憶胞，作為動作對象之記憶胞(選擇胞)。

以下，將複數個記憶胞MC中，選擇胞以外之記憶胞稱為非選擇胞。

列控制電路11將具有某電壓值之電壓施加於選擇字元線。行控制電路12將具有某電壓值之電壓施加於選擇位元線。

將選擇字元線與選擇位元線之間之電位差作為用於選擇胞之動作之施加電壓(動作電壓)，供給至選擇胞。施加於選擇字元線之電壓之電壓值及施加於選擇位元線之電壓之電壓值具有與執行之動作對應之大小。

於記憶胞陣列10內，存在選擇胞以外之複數個記憶胞(以下為非選擇胞)。非選擇胞連接於非選擇字元線及非選擇位元線中之至少一者。積層型記憶胞陣列10中，於對選擇胞之動作時，於記憶胞陣列10內存在連接於選擇字元線與非選擇位元線之非選擇胞，及連接於非選擇字元線與選擇位元線之非選擇胞。以下，亦將連接於選擇字元線與非選擇位元線之非選擇胞，及連接於非選擇字元線與選擇位元線之非選擇胞稱為半選擇胞。

於對選擇胞之動作時，為了抑制非選擇胞及半選擇胞之誤動作，將某大小之電壓(以下，稱為非選擇電壓)施加於非選擇字元線及非選擇位元線。

指令為寫入指令之情形時，將寫入資料寫入至選擇胞。例如，記憶胞MC記憶1位資料之情形時，將第1資料(例如“0”資料)或第2資料(例如“1”資料)寫入至記憶胞(選擇胞)MC。

於MRAM1中，根據寫入至選擇胞之資料，控制MTJ元件21之磁化排列狀態。

例如，MRAM1執行STT(Spin Transfer Torque：自旋轉移力矩)方式之資料寫入(寫入動作)之情形時，根據寫入至選擇胞之資料，將自參考層211側流至記憶層213側之寫入電流，或自記憶層213側流至參考層211側之寫入電流供給至MTJ元件21。

於MRAM1中，根據寫入至選擇胞之資料，控制選擇字元線之電位及選擇位元線之電位之大小關係(施加電壓之極性)。

圖6係用以說明本實施形態之MRAM中之寫入動作之模式圖。

圖6(a)係顯示對記憶胞寫入第1資料之動作。例如，第1資料(“0”資料)與MTJ元件21之磁化排列狀態中之平行排列狀態建立關聯。

如圖6(a)所示，寫入“0”資料時，於MTJ元件21之磁化排列狀態設定為平行排列狀態(P狀態)之情形時，將寫入電流IwAPP以朝自記憶層213朝向參考層211之方向流動之方式，供給至選擇胞MC-s。寫入電流IwAPP具有MTJ元件21之磁化反轉閾值以上之電流值。更具體而言，寫入電流IwAPP之電流值為記憶層213之磁化反轉閾值以上，且低於參考層211之磁化反轉閾值。

為了產生寫入電流IwAPP，於MTJ元件21中，記憶層213側之電位高於參考層211側之電位。

該情形時，將第1選擇電壓Vsel1施加於記憶層213側之配線51(本實施形態中，為選擇位元線BL-s)，將第2選擇電壓Vsel2施加於參考層211側之配線50(本實施形態中，為選擇字元線WL-s)。第1選擇電壓Vsel1之電壓值高於第2選擇電壓Vsel2之電壓值。選擇電壓Vsel1例如具有正電壓值。選擇電壓Vsel2例如為0 V。

將選擇位元線BL-s與選擇字元線WL-s之間之電位差(Vsel1-Vsel2)作為用於寫入動作之施加電壓VwAPP，施加於選擇胞MC-s。以下，將用於寫入動作而施加於選擇胞之動作電壓稱為寫入電壓。

本實施形態中，將以MTJ元件21之記憶層213側之電位高於MTJ元件21之參考層211側之電位之方式施加於記憶胞MC之寫入電壓VwAPP之極性稱為第1極性。記憶胞陣列10具有圖2至圖5之構成之情形時，施加第1極性之寫入電壓VwAPP時，MTJ元件21之上方之配線51之電位高於MTJ元件之下方之配線50之電位。

藉由選擇位元線BL-s與選擇字元線WL-s之間之電位差(寫入電壓)VwAPP，選擇胞MC-s內之開關元件20接通。關於被施加第1極性之寫入電壓VwAPP之選擇胞，開關元件20之閾值電壓(絕對值)為寫入電壓(絕對值)VwAPP以下。

例如，寫入“0”資料時，接通狀態之開關元件20具有電阻值Rp1。

藉由用以寫入“0”資料之具有第1極性之寫入電壓VwAPP，產生具有對應於寫入電壓VwAPP之極性的極性之寫入電流IwAPP。藉由第1極性之寫入電壓VwAPP產生之寫入電流IwAPP稱為第1極性之寫入電流IwAPP。

具有第1極性之寫入電流IwAPP自記憶層213朝向參考層211流過MTJ元件21內。

因寫入電流IwAPP，而於MTJ元件21內產生自旋力矩。藉由自旋力矩，記憶層213之磁化方向自相對於參考層211之磁化方向相反之方向反轉為與參考層211之磁化方向相同之方向。

藉此，MTJ元件21之磁化排列狀態自AP狀態變為P狀態。

其結果，將“0”資料寫入至選擇胞MC-s內。選擇胞MC-s可實質上非揮發地記憶寫入之“0”資料，直至進行對選擇胞MC-s寫入“1”資料為止。

另，供給寫入電流IwAPP時，MTJ元件21之磁化排列狀態為P狀態(“0”資料保持狀態)之情形時，即使用以寫入“0”資料之寫入電流IwAPP流過MTJ元件21內，亦不會產生記憶層213之磁化反轉。因此，於寫入“0”資料時，於記憶“0”資料之記憶胞中，不會產生資料改寫。

圖6(b)係用以說明對記憶胞寫入第2資料之動作之模式圖。

例如，第2資料(“1”資料)與MTJ元件21之磁化排列狀態下之反平行排列狀態建立關聯。

如圖6(b)所示，寫入“1”資料時，MTJ元件21之磁化排列狀態設定為反平行排列狀態(AP狀態)之情形時，寫入電流IwPAP以朝自參考層211朝向記憶層213之方向流動之方式，供給至選擇胞MC-s。為了產生寫入電流IwPAP，於MTJ元件21中，參考層211側之電位高於記憶層213側之電位。

該情形時，將第3選擇電壓Vsel3施加於參考層211側之配線50(本實施形態中為選擇字元線WL-s)，將第4選擇電壓Vsel4施加於記憶層213側之配線51(本實施形態中為選擇位元線BL-s)。第3選擇電壓Vsel3之電壓值高於第4選擇電壓Vsel4之電壓值。選擇電壓Vsel3例如具有正電壓值。選擇電壓Vsel4例如為0 V。

將選擇字元線WL-s與選擇位元線BL-s之間之電位差(｜Vsel3-Vsel4｜)作為寫入電壓VwPAP，施加於選擇胞MC-s。

本實施形態中，將以MTJ元件21之參考層211側之電位高於MTJ元件21之記憶層213側之電位之方式施加於記憶胞MC之寫入電壓VwPAP之極性稱為第2極性。記憶胞陣列10具有圖2至圖5之構成之情形時，施加第2極性之寫入電壓VwPAP時，MTJ元件21之下方之配線50之電位高於MTJ元件21之上方之配線51之電位。

若寫入電壓VwPAP、VwAPP之極性互不相同，則寫入電壓VwPAP之電壓值之絕對值可與寫入電壓VwPPA之電壓值之絕對值相同，亦可不同。電壓Vsel3之電壓值可與電壓Vsel1之電壓值相同，亦可不同。電壓Vsel4之電壓值可與電壓Vsel2之電壓值相同，亦可不同。

藉由寫入電壓VwPAP，選擇胞MC-s內之開關元件20接通。關於被施加第2極性之寫入電壓VwPAP之選擇胞，開關元件20之閾值電壓(絕對值)為寫入電壓(絕對值)VwPAP以下。

例如，寫入“1”資料時，接通狀態之開關元件20具有電阻值Rp2。電阻值Rp2之大小與電阻值Rp1之大小不同。

藉由用以寫入“1”資料之具有第2極性之寫入電壓VwPAP，產生具有對應於寫入電壓VwPAP之極性的極性之寫入電流IwPAP。將藉由第2極性之寫入電壓VwPAP產生之寫入電流IwPAP稱為第2極性之寫入電流IwPAP。

具有第2極性之寫入電流IwPAP自參考層211朝向記憶層213流過MTJ元件21內。寫入電流IwPAP具有MTJ元件21之磁化反轉閾值以上之電流值。

因寫入電流IwPAP，而於MTJ元件21內產生自旋力矩。因自旋力矩，記憶層213之磁化方向自與參考層211之磁化方向相同之方向朝相對於參考層211之磁化方向相反之方向反轉。

藉此，MTJ元件21之磁化排列自P狀態變為AP狀態。

其結果，將“1”資料寫入至選擇胞MC-s內。選擇胞MC-s可實質上非揮發地記憶寫入之“1”資料，直至進行對選擇胞MC-s寫入“0”資料為止。

另，供給寫入電流IwPAP時，MTJ元件21之磁化排列為AP狀態(“1”資料保持狀態)之情形時，即使用以寫入“1”資料之寫入電流IwPAP流過MTJ元件21內，亦不會產生記憶層213之磁化反轉。因此，於寫入第2資料時，於記憶第2資料之記憶胞中，不會產生資料改寫。

於選擇胞MC-s之施加電壓之偏壓狀態下，第2極性與第1極性不同。以下，將第1極性稱為負極性，將第2極性稱為正極性。將起因於負極性之寫入電壓VwAPP之寫入電流IwAPP稱為負極性之寫入電流。將起因於正極性之寫入電壓VwPAP之寫入電流IwPAP稱為正極性之寫入電流。

將施加負極性之寫入電壓VwAPP時之選擇胞MC-s之電壓之偏壓狀態稱為負偏壓狀態。將施加正極性之寫入電壓VwPAP時之選擇胞MC-s之電壓之偏壓狀態稱為正偏壓狀態。

以下，有為了顯示寫入電壓VwAPP、VwPAP之極性不同，而將寫入電壓VwAPP記作“-VwAPP(或VwAPP(-))”，將寫入電壓VwPAP記作“+VwPAP(或VwPAP(+))”之情況。另，若為了將特定寫入資料寫入至選擇胞，而設定了選擇字元線與選擇位元線之間之電位差及寫入電壓(寫入電流)之極性，則亦可將具有負電壓值之選擇電壓施加於選擇字元線或選擇位元線。

例如，根據MTJ元件21之極性依存性，寫入電壓VwPAP之絕對值(｜+VwPAP｜)可大於寫入電壓VwAPP之絕對值(｜-VwAPP｜)。藉此，降低MTJ元件(記憶胞)中之寫入錯誤率(WER)。又，改善如MTJ元件中之經時性絕緣破壞(TDDB：Time Dependent Dielectric Breakdown(時間相依介電質崩潰))相關之特性般之MTJ元件21之特性。

以下，亦將用以對記憶胞寫入資料之寫入電壓及寫入電流總稱為寫入脈衝。

圖6(c)係用以說明寫入動作時之非選擇胞之電性狀態之模式圖。

如圖6(c)所示，於寫入動作時，將非選擇電壓Vusel1施加於非選擇字元線WL-z，將非選擇電壓Vusel2施加於非選擇位元線BL-z。

非選擇電壓Vusel1、Vuse2各者例如為0 V以上之電壓值。

非選擇字元線WL-z與非選擇位元線BL-z之電位差(以下，稱為斷開電壓)Voff小於寫入電壓(絕對值)。MTJ元件21之磁化反轉閾值電流以上之電流不流過被施加電壓Voff之非選擇胞MC-z內。將斷開電壓Voff施加於非選擇胞MC-z之情形時，開關元件20斷開。

如上述，於對選擇胞之動作時，於記憶胞陣列10內存在半選擇胞。

以不產生半選擇胞之誤動作之方式，設定非選擇電壓Vusel1、Vusel2之電壓值。

寫入第1資料(“0”)時，如以下般設定非選擇電壓Vusel1、Vusel2之電壓值。

以非選擇電壓Vusel1與選擇電壓Vsel2之間之電位差小於寫入電壓VwAPP之方式，設定非選擇電壓Vusel1之電壓值。例如，非選擇電壓Vusel1之電壓值具有選擇電壓Vsel1之電壓值與選擇電壓Vsel2之電壓值之間之電壓值。

例如，非選擇電壓Vusel1之電壓值和選擇電壓Vsel1之電壓值與選擇電壓Vsel2之電壓值之間之電位差之一半的值相同之情形時，對連接於選擇位元線BL-s之半選擇胞施加具有寫入電壓VwAPP之電壓值之一半程度之電壓值的電壓VwAPP/2。

該情形時，連接於選擇位元線BL-s之半選擇胞內之MTJ元件21中，記憶層213側之電位高於參考層211側之電位。

以非選擇電壓Vusel2與選擇電壓Vsel1之間之電位差小於寫入電壓VwAPP之方式，設定非選擇電壓Vusel2之電壓值。例如，非選擇電壓Vusel2之電壓值具有選擇電壓Vsel1之電壓值與選擇電壓Vsel2之間之電壓值。

例如，非選擇電壓Vusel2之電壓值和選擇電壓Vsel1之電壓值與選擇電壓Vsel2之電壓值之間之電位差之一半的值相同之情形時，對連接於選擇字元線WL-s之半選擇胞施加電壓VwAPP/2。

該情形時，連接於選擇字元線WL-s之半選擇胞內之MTJ元件21中，記憶層213側之電位高於參考層211側之電位。

寫入“0”資料時，如上述般設定非選擇電壓Vusel1、Vusel2之電壓值之情形時，施加於半選擇胞之電壓之極性之方向與寫入電壓VwAPP之極性(負極性)之方向相同。

為了抑制非選擇胞及半選擇胞之誤動作及(或)對於選擇胞之雜訊，期望於“0”資料之寫入動作時，非選擇胞及半選擇胞內之開關元件斷開。

寫入“0”資料時之開關元件之閾值電壓(絕對值)Vth1以其閾值電壓Vth1高於電壓(絕對值)VwAPP/2，成為寫入電壓VwAPP以下之方式設定。

寫入第2資料(“1”)時，非選擇電壓Vusel1、Vusel2之電壓值如以下般設定。

以非選擇電壓Vusel1與選擇電壓Vsel4之間之電位差(絕對值)小於寫入電壓VwPAP之電壓值(絕對值)之方式，設定非選擇電壓Vusel1之電壓值。例如，非選擇電壓Vusel1之電壓值具有選擇電壓Vsel3之電壓值與選擇電壓Vsel4之電壓值之間之電壓值。

例如，非選擇電壓Vusel1之電壓值和選擇電壓Vsel3之電壓值與選擇電壓Vsel4之電壓值之間之電位差之一半的值相同之情形時，對連接於選擇位元線BL-s之半選擇胞施加具有寫入電壓VwAPP之電壓值之一半程度之電壓值的電壓VwPAP/2。

以非選擇電壓Vusel2與選擇電壓Vsel3之間之電位差小於寫入電壓VwPAP之方式，設定非選擇電壓Vusel2之電壓值。例如，非選擇電壓Vusel2之電壓值具有選擇電壓Vsel3之電壓值與選擇電壓Vsel4之間之電壓值。

例如，非選擇電壓Vusel2之電壓值和選擇電壓Vsel3之電壓值與選擇電壓Vsel4之電壓值之間之電位差之一半的值相同之情形時，對連接於選擇字元線WL-s之半選擇胞施加電壓VwPAP/2。

寫入“1”資料時，如上述般設定非選擇電壓Vusel1、Vusel2之電壓值之情形時，施加於半選擇胞之電壓之極性之方向與寫入電壓VwPAP之極性(正極性)之方向相同。

為了抑制非選擇胞及半選擇胞之誤動作及(或)對於選擇胞之雜訊，期望於“1”資料之寫入動作時，非選擇胞及半選擇胞內之開關元件斷開。

寫入“1”資料時之開關元件之閾值電壓(絕對值)Vth2以其閾值電壓Vth2高於電壓(絕對值)VwAPP/2，成為寫入電壓VwAPP以下之方式設定。

如上所述，對選擇胞之寫入動作時，將具有某電壓值之非選擇電壓Vusel1、Vusel2施加於非選擇字元線WL-z及非選擇位元線BL-z。

藉此，對選擇胞之寫入動作時，可抑制非選擇胞之誤動作。

另，本實施形態之MRAM1之讀出動作使用眾所周知之技術執行。因此，於本實施形態中，省略MRAM1之讀出動作之說明。

本實施形態之MRAM1中，開關元件20具有對應於施加電壓(例如寫入電壓)之極性之依存性。藉此，本實施形態之MRAM1中，被施加電壓之開關元件20根據所施加之電壓之極性而顯示不同之特性。

其結果，本實施形態之MRAM1可抑制MRAM1(記憶胞MC)之動作裕度變小。

(c)設計例參照圖7至圖11，針對本實施形態之MRAM1中，對於施加電壓具有極性依存性之開關元件之設計例(設計方法)進行說明。

圖7係用以說明本實施形態之MRAM1中，記憶胞之開關元件之閾值電壓與寫入電壓之關係之圖。

圖7之橫軸與電壓(電壓值)對應，圖7之縱軸與元件數對應。

圖7中，寫入“0”資料時之電壓(電壓值)以負極性(負值)表示，寫入“1”資料時之電壓(電壓值)以正極性(正值)表示。

以下，寫入“0”資料時之開關元件20之閾值電壓記作“-Vth1”。寫入“1”資料時之開關元件20之閾值電壓記作“+Vth2”。以下，不區分“-Vth1”及“+Vth2”之閾值電壓之情形時，閾值電壓記作“Vth”。

圖7中，“VwAPP”及“VwPAP”表示上述極性互不相同之寫入電壓，且表示該電壓之電壓值。

以下，不區分寫入電壓VwAPP、VwPAP之情形時，寫入電壓記作“Vw”。

如圖7所示，寫入“0”資料之開關元件20之閾值電壓“-Vth1”之分佈Da設置於電壓值“-VwAPP”與電壓值“-VwAPP/2”之間之電壓範圍內。

寫入“1”資料之開關元件20之閾值電壓“+Vth2”之分佈Db設置於電壓值“+VwPAP/2”與電壓值“+VwPAP”之間之電壓範圍內。

如上述，根據MTJ元件之極性依存性設定寫入電壓VwAPP、VwPAP之大小之情形時，寫入電壓VwAPP、VwPAP之絕對值具有“｜-VwAPP｜＜｜+VwPAP｜”之關係。但，｜-VwAPP｜亦可與｜+VwPAP｜相同。

閾值電壓分佈Da中之開關元件20之閾值電壓之中央值記作“-medVth1”。閾值電壓分佈Db中之開關元件20之閾值電壓之中央值記作“+medVth2”。

以下，不區分“-medVth1”及“+medVth2”之情形時，閾值電壓之中央值記作“medVth”。

例如，閾值電壓分佈Da、Db具有正規分佈。

“Vth”之標準偏差(σ _Vth)可使用“medVth”之百分率(s%)表示。σ _Vth及medVth具有“σ _Vth=medVth×s/100”之關係。“s”具有0以上100以下之值。

例如，閾值電壓分佈Da、Db之正規分佈表示為“Vth～N(medVth，(medVth×(s/100) ²))”。

MRAM1之動作裕度以“n×σ _Vth”表示之情形時，“n×σ _Vth”可表示為“medVth×n×s/100”。此處，“n”為樣本數(正整數)。另，“n×σ _Vth”亦可視為與MRAM1之寫入錯誤率關聯之值。

基於寫入動作之動作裕度(n×σ _Vth)，寫入電壓“Vw”與具有正規分佈之開關元件之閾值電壓之關係由以下之式(A)及式(B)表示。 Vw/2＜medVth-n×σ _Vth=medVth×(1-n×s/100)…(A) medVth×(1+n×s/100)＜Vw…(B)

式(A)相當於閾值電壓分佈Da之上限(分佈之上端)之電壓值“-Vth1a”(絕對值)與電壓值“-Vw/2(=-VwAPP/2)”(絕對值)之關係、及閾值電壓分佈Db之下限(分佈之下端)之電壓值“+Vth2a”(絕對值)與電壓值“Vw/2(=+VwPAP/2)”(絕對值)之關係。

另，如上述，施加於非選擇字元線及位元線之非選擇電壓可取之值，即電壓值“Vw/2”相當於寫入動作時施加於半選擇胞之電壓之電壓值。

式(B)相當於閾值電壓分佈Da之下限(分佈之下端)之電壓值“-Vth1b”(絕對值)與寫入電壓“Vw(=-VwAPP)”(絕對值)之關係、及閾值電壓分佈Db之上限(分佈之上端)之電壓值“+Vth2b”(絕對值)與寫入電壓“Vw(=+VwPAP)”(絕對值)之關係。

基於式(A)及式(B)可獲得式(C)。 medVth×(1+n×s/100)＜Vw＜medVth×2×(1-n×s/100)…(C)

負極性之寫入電壓VwAPP之絕對值及正極性之寫入電壓VwPAP之絕對值具有“VwAPP＜VwPAP”之關係之情形時，式(C)可如以下之式(D)般表示。 medVth×(1+n×s/100)＜VwAPP＜VwPAP＜medVth×2×(1-n×s/100)…(D)

此處，如以下之式(E)般，使用係數“a”假定根據MTJ元件之極性依存性設定之寫入電壓VwAPP、VwPAP之大小(寫入電壓之極性依存性)。 VwPAP=a×VwAPP…(E)

式(E)中，“a”具有大於1之值。

另，係數“a”為表示MTJ元件21對於具有不同極性之寫入電壓VwAPP、VwPAP(或寫入電流IwAPP、IwPAP)之極性依存性之係數(以下，亦稱為MTJ元件之極性依存性係數)。“a”可以寫入電壓VwAPP、VwPAP之電壓比(或寫入電流IwAPP、IwPAP之電流比)表示。

使用閾值電壓之中央值，如以下之式(F)般假定寫入動作時之開關元件20之閾值電壓之極性依存性。 medVth2＝b×medVth1…(F)

“medVth1”表示將負極性之寫入電壓VwAPP(-)施加於選擇胞之情形時(寫入“0”資料時)，開關元件20之閾值電壓Vth1之中央值。

“medVth2”表示將正極性之寫入電壓VwPAP(+)施加於選擇胞之情形時(寫入“1”資料時)，開關元件20之閾值電壓Vth2之中央值。“medVth1”及“medVth2”以絕對值表示。

式(F)中，“b”為1以上之值(b≧1)。

另，係數“b”為表示開關元件20對於具有不同極性之寫入電壓VwAPP、VwPAP(或寫入電流IwAPP、IwPAP)之極性依存性之係數。“b”可以開關元件20之閾值電壓相對於寫入電壓VwAPP、VwPAP之電壓比(或開關元件20之閾值電壓相對於寫入電流IwAPP、IwPAP之比)表示。

以下，亦有將開關元件20之閾值電壓分佈之中央值medVth1、medVth2作為開關元件20之閾值電壓相對於各寫入電壓VwAPP、VwPAP之代表值(基準值)，而視為開關元件20之閾值電壓之情形。

本實施形態中，基於式(E)中之係數“a”及式(F)中之係數“b”，對開關元件20之極性依存性進行驗證。

＜＜開關元件對於施加電壓不具有極性依存性之情形＞＞開關元件對於施加電壓不具有極性依存性之情形時，式(F)之“b”為1。該情形時，開關元件20之對於寫入電壓VwPAP之閾值電壓之中央值medVth2，與開關元件20之對於寫入電壓VwAPP之閾值電壓之中央值medVth1相等。此處，“medVth1”及“medVth2”記作“medVth”。

基於式(E)，式(D)可如以下之式(G0)般表示。 medVth×(1 + n×s/100) ＜ VwAPP ＜ medVth×2×(1-n×s/100)/a…(G0)

該情形時，基於式(G0)，可獲得以下之式(G1)。 (1 + n×s/100)＜2×(1-n×s/100)/a…(G1)

式(G1)如以下之式(G2)般表示。 0＜2×(1-n×s/100)/a-(1+n×s/100)…(G2)

式(G2)如以下之式(G3)般表示。 0＜2×(1-n×s/100)-a×(1+n×s/100)…(G3)

再者，式(G3)如以下之式(G4)般表示。 0＜(2-a)-(2+a)×n×s/100…(G4)

基於式(G4)，可獲得以下之式(H)。 n×s/100＜(2-a)/(2+a)…(H)

基於式(H)，表示開關元件20之閾值電壓之偏差“n×s/100”小於“(2-a)/(2+a)”。

滿足式(H)之值“a”之範圍為“1＜a＜2”。

圖8係顯示本實施形態之MRAM中之MRAM之動作裕度與值“a”之關係之圖表。

線P1顯示出開關元件20之閾值電壓對於寫入電壓之極性不具有依存性之情形時，表示極性不同之2個寫入電壓VwAPP、VwPAP之電壓比之係數“a”與MRAM之動作裕度之關係。

線P1(包含四方形圖形之線)表示基於式(H)之係數“a”與動作裕度“n×s/100”之關係。

例如，對於開關元件之閾值電壓，MTJ元件之極性依存性係數(寫入電壓｜VwPAP/VwAPP｜之電壓值)“a”為1.2時之動作裕度D1相對於0.2之作為基準值之動作裕度，為提高5%左右之值。

＜＜開關元件對於施加電壓具有極性依存性之情形＞＞開關元件對於施加電壓具有極性依存性之情形(式(F)中，b≠1之情形)時，“a”及“b”由以下之關係式表示。

關於寫入電壓VwAPP，上述式(C)如以下之式(I1)般表示。 medVth1×(1+n×s/100)＜VwAPP＜medVth1×2×(1-n×s/100)…(I1)

關於寫入電壓VwPAP，上述式(C)如以下之式(I2)般表示。 medVth2×(1+n×s/100)＜VwPAP＜medVth2×2×(1-n×s/100)…(I2)

基於上述式(E)及式(F)所示之關係，自式(I2)可獲得以下之式(J)。 medVth1×(1+n×s/100)×b/a＜VwAPP＜medVth1×2×(1-n×s/100)×b/a…(J)

如式(J)般，負極性之寫入電壓VwAPP(絕對值)可以使用“a”及“b”之關係式表示。

b/a＞1之情形(b＞a之情形)時，自式(I1)及式(J)可獲得以下之式(K1)。 medVth1×(1+n×s/100)×b/a＜medVth1×2×(1-n×s/100)…(K1)

式(K1)之左邊為式(J)之左邊，式(K1)之右邊為式(I1)之右邊。

式(K1)如以下之式(K2)般表示。 (1+n×s/100)×b/a＜2×(1-n×s/100)…(K2)

式(K2)如以下之式(K3)般表示。 0＜(2-2×n×s/100)-(1+n×s/100)×b/a…(K3)

式(K3)如以下之式(K4)般表示。 0＜(2a-b)-(2a+b)×n×s/100…(K4)

基於式(K4)，開關元件之閾值電壓之偏差如以下之式(K5)般表示。 n×s/100＜(2a-b)/(2a+b)…(K5)

另，上述式(H)與式(K5)具有以下之式(L)之關係。 (2-a)/(2+a)＜(2a-b)/(2a+b)…(L)

基於式(L)，可獲得“b＜a ²”之關係。

因此，b＞a之情形時，藉由“b”及“a”具有“b＜a ²”之關係，本實施形態之MRAM1之動作裕度變大。

“b/a＜1”之情形(b＜a之情形)時，本實施形態之MRAM之動作裕度使用式(I1)及式(J)，如以下之式(M1)般表示。 medVth1 × (1+n×s/100) ＜ medVth1×2×(1-n×s/100) × b/a…(M1)

式(M1)之左邊為式(I1)之左邊，式(M)之右邊為式(J)之右邊。

式(M1)如以下之式(M2)般表示。 1+n×s/100＜2×(1-n×s/100)×b/a…(M2)

式(M2)如以下之式(M3)般表示。 0＜2b-2b×n×s/100-a-a×n×s/100…(M3)

式(M2)如以下之式(M3)般表示。 0＜(2b-a)-(2b+a)×n×s/100…(M4)

基於式(M4)，開關元件之閾值電壓之偏差如以下之式(L)般表示。 n×s/100＜(2b-a)/(2b+a)…(M5)

上述之式(H)與式(M5)具有以下之式(N)之關係。 (2-a)/(2+a)＜(2b-a)/(2b+a)…(N)

基於式(N)可獲得“b＞a”之關係。

基於以上所述，b＞a之情形時，當“b”具有“1＜b”之關係時，本實施形態之MRAM1之動作裕度變大。

圖8中，線P2及線P3顯示出當開關元件20之閾值電壓對於寫入電壓之極性具有依存性之情形下，表示極性不同之2個寫入電壓VwAPP、PAP之電壓比之係數“a”與MRAM之動作裕度之關係。

線P2(包含三角形圖形之線)顯示出基於式(L)之係數“a”與動作裕度“n×s/100”之關係。線P2顯示出“b”及“a”為“b=a ^0.5”時之動作裕度之推移。

線P3(包含圓形圖形之線)顯示出基於式(N)之係數“a”與動作裕度之關係。線P3顯示出“b”及“a”為“b=a”時之動作裕度之推移。

如圖8所示，線P2之動作裕度之值與線P3之動作裕度之值高於線P1之動作裕度之值。

如此，藉由開關元件之閾值電壓對於寫入電壓具有極性依存性，而可提高MRAM之動作裕度。

例如，將MTJ元件之極性依存性係數(寫入電壓之電壓比)“a”之值為“1.2”時之動作裕度之值進行比較之情形時，相對於0.2之基準值，基於式(L)之動作裕度D2與基於式(H)之動作裕度(開關元件不具有極性依存性時之動作裕度)D1相比，改善13%左右。

如線P3所示，“b”值與“a”值相等之情形時，基於式(N)之動作裕度實質上不依存於“a”值，可維持0.3以上之值。

該情形時，基於式(N)之動作裕度可獲得最高值。

另，此處，使用不同極性之寫入電壓VwPAP、VwAPP，針對MRAM之動作裕度與開關元件之極性依存性之關係進行說明。

但，MRAM之動作裕度與開關元件之極性依存性之關係對於不同極性之寫入電流IwAPP、IwPAP，亦具有與上述相同之關係。

(d)總結本實施形態之MRAM於記憶胞MC內，包含記憶體元件(例如MTJ元件)21及開關元件20。

本實施形態之MRAM中，與對記憶胞之資料寫入相應地，將具有第1極性之寫入脈衝(寫入電壓及(或)寫入電流)或具有第2極性之寫入脈衝供給至記憶胞。

本實施形態之MRAM中，開關元件具有與具有不同極性之寫入脈衝相應之極性依存性。根據對於寫入脈衝之極性依存性，供給第1極性之寫入脈衝時之開關元件之特性(例如閾值電壓及電阻值中之至少一者)與供給第2極性之寫入脈衝時之開關元件之特性不同。

藉此，本實施形態之MRAM可改善記憶胞之動作裕度。

本實施形態中，開關元件具有如下般之極性依存性之大小。

MTJ元件21對於極性不同之2個寫入電壓，具有以“a”之係數所示之極性依存性。“a”為基於正極性之寫入電壓VwPAP之絕對值與負極性之寫入電壓VwAPP之絕對值之比的值(MTJ元件之極性依存性係數)。

開關元件20對於極性不同之2個寫入電壓，具有以“b”之係數所示之極性依存性。“b”為基於施加正極性之寫入電壓VwPAP時之開關元件之閾值電壓(閾值電壓分佈之中央值)與施加負極性之寫入電壓VwAPP時之開關元件之閾值電壓(閾值電壓分佈之中央值)之比的值(開關元件之極性依存性係數)。

本實施形態之MRAM中，“a”及“b”具有”1＜b＜a ²”之關係。藉此，本實施形態之MRAM可提高動作裕度。

例如，“b”值與“a”值相同之情形時，動作裕度之大小可成為最大值。

如此，如本實施形態之MRAM般，記憶胞內之開關元件對於寫入電壓之極性具有極性依存性之情形時，可改善動作裕度。

因此，本實施形態之記憶體裝置可提高記憶體裝置之特性。

(2)第2實施形態參照圖9及圖10，針對第2實施形態之記憶體裝置及其設計方法進行說明。

如下所述，本實施形態之記憶體裝置(例如MRAM)中，可控制開關元件對於不同極性之寫入電壓之極性依存性。

＜＜開關元件之材料＞＞本實施形態之MRAM1中，可基於開關元件20所使用之複數層材料之選擇，控制記憶胞MC之開關元件20之極性依存性。

例如，可基於開關層202之材料及電極201、203之材料之組合，控制開關元件20對於所施加之寫入電壓VwAPP、VwPAP之極性之極性依存性。

藉由電極201、203之材料之功函數與開關層202之材料之功函數間之差異，於電極201、203與開關層202之間產生電位障壁。

2端子型開關元件20中，一電極(例如下部電極201)之材料之功函數與另一電極(例如上部電極203)之材料之功函數不同之情形時，下部電極201與開關層202之間之電位障壁之大小，與上部電極203與開關層202之間之電位障壁之大小不同。

根據施加於開關元件20之電壓之極性，調變上部電極203側之電位障壁及下部電極201側之電位障壁。

其結果，開關元件20之閾值電壓根據寫入電壓VwAPP、VwPAP之極性而變。

如此，上部電極203及下部電極201使用互不相同之材料之情形時，開關元件20之特性具有與寫入電壓之極性對應之極性依存性。可根據電極201、203所使用之材料，控制開關元件20之極性依存性之大小(例如，上述式(F)之“b”值)。

例如，例如，開關層202之材料為氧化矽之情形時，電極201、203之材料使用鉭(Ta)、鎢(W)、銅(Cu)、鉿(Hf)及氮化鈦(TiN)等。一電極之材料使用該等材料中選擇之一者，另一電極之材料使用該等材料中與一電極所選擇之材料不同之材料。

電極所使用之材料之功函數具有與包含該材料之層之結晶構造及結晶面對應之值。

鉭之功函數具有4.0 eV至4.8 eV之範圍內之值。鎢之功函數具有4.32 eV至5.22 eV之範圍內之值。銅之功函數具有4.53 eV至5.10 eV之範圍內之值。鉿之功函數具有3.5 eV至3.9 eV之範圍內之值。氮化鈦之功函數例如為4.7 eV。

電極201、203之材料不限定於上述材料，可根據開關層202之材料適當變更。

另，開關元件20之極性依存性之大小除開關層202及電極201、203之材料外，還可根據開關層202與電極201、203之間之邊界(界面)處之各層之表面粗糙度、開關層202及電極201、203之膜厚、開關層202及電極201、203之結晶性(結晶構造)等加以控制。

圖9係用以說明本實施形態之MRAM中之開關元件之極性依存性之控制之一例的圖表。

圖9中，顯示出下部電極BE及上部電極TE之材料相關之開關元件之電阻值RTE及電阻值RBE之關係。

電阻值RTE表示上部電極之電位高於下部電極之電位之偏壓狀態(例如，圖6(b)所示之正極性之寫入電壓之寫入動作時)之開關元件之電阻值。

電阻值RBE表示下部電極之電位高於上部電極之電位之偏壓狀態(例如，圖6(a)所示之負極性之寫入電壓之寫入動作時)之開關元件之電阻值。

圖9之圖表之縱軸與開關元件之電阻值R相對於電阻值RTE之比例(R/RTE)對應。圖9之圖表之縱軸以log刻度表示。

圖9之圖表之橫軸中，顯示作為樣本之電阻值RBE、RTE。但，圖9之圖表之橫軸並非顯示電阻值RBE、RTE之大小關係者。

根據圖9，開關元件之極性依存性藉由以電阻值RTE為基準之標準化表示。因此，如圖9之點Q0所示，“R”為“RTE”之情形時，“R/RTE”之值為“1”。

根據上部電極及下部電極之材料，控制開關元件之極性依存性之情形時，“R/RTE=RBE/RTE”之值根據電極所使用之材料之組合而變。

圖9之點Q1表示下部電極之材料及上部電極之材料為氮化矽(SiN)時之“RBE/RTE”之值。

如點Q1般，下部電極及上部電極之材料使用氮化矽之情形時，“RBE/RET”之值為“1”。

這表示對下部電極及上部電極之兩者使用氮化矽之開關元件對於施加電壓(或供給電流)實質上不具有極性依存性。

圖9之點Q2表示下部電極之材料為氮化鈦(TiN)，上部電極之材料為SiN時之“RBE/RTE”之值。

如點Q2般，對下部電極使用氮化鈦，對上部電極使用氮化矽之情形時，“RBE/RTE”之值小於1。

這表示對下部電極使用氮化鈦，對上部電極使用氮化矽之開關元件對於施加電壓(或供給電流)具有極性依存性。

如點Q2般，“RBE/RTE”小於1之情形時，開關元件之電阻值RBE低於開關元件之電阻值RTE。

另，對下部電極使用氮化矽，對上部電極使用氮化鈦之情形時，“RBE/RTE”之值大於1。

圖9之點Q3表示下部電極之材料及上部電極之材料之兩者為氮化鈦之情形時，“RBE/RTE”之值。

如點Q3般，對下部電極及上部電極使用氮化鈦之情形時，“RBE/RTE”之值大於1。

這表示對下部電極及上部電極使用氮化鈦之開關元件對於施加電壓(或供給電流)具有極性依存性。如此，即使下部電極之材料與上部電極之材料相同之情形時，亦有根據電極所使用之材料，開關元件對於施加電壓(供給電流)具有極性依存性之情形。

如點Q3般，“RBE/RTE”大於1之情形時，開關元件之電阻值RBE高於開關元件之電阻值RTE。

如點Q2及點Q3般，開關元件對於施加電壓(或供給電流)之電阻值RBE、RTE根據開關元件之上部電極及下部電極之材料而變。

又，如點Q2及點Q3般，開關元件對於施加電壓(或供給電流)之極性依存性之方向(電阻值RBE、RTE之大小關係)根據開關元件之上部電極及下部電極之材料而改變。

另，圖9之例中，電極所使用之SiN層或TiN層亦可設置於開關層與金屬層之間。

如使用圖9所說明，可根據開關元件所使用之材料，控制開關元件對於施加電壓之極性依存性之大小。

＜＜開關元件之形成條件＞＞本實施形態之MRAM中，開關元件對於施加電壓(或供給電流)之極性依存性可藉由控制開關層之形成條件而控制。為了控制開關元件之極性依存性，例如控制開關層之組成(添加元件之組成比)、開關層之添加元素之種類、及(或)添加元素之注入條件等。

圖10係用以說明本實施形態之MRAM中之開關元件之極性依存性之控制之一例之圖表。

圖10中，顯示開關元件之形成條件相關之開關元件之電阻值RTE及電阻值RBE之關係。

圖10之圖表之縱軸與開關元件之電阻值R相對於電阻值RTE之比例(R/RTE)對應。圖10之圖表之縱軸以log刻度表示。圖10之圖表之橫軸中，顯示出作為樣本之電阻值RBE、RTE。但，圖10之圖表之橫軸並非顯示電阻值RBE、RTE之大小關係者。

圖10中，顯示對開關層(例如氧化矽層)之離子注入條件與開關元件之極性依存性之關係。

與圖9之例同樣，開關元件之極性依存性藉由以電阻值RTE為基準之標準化顯示之情形時，如圖10之點Q10般，“RTE”相關之“R/RTE”之值為“1”。

圖10之點Q11表示藉由離子注入，將砷(As)注入至開關元件之開關層時之“RBE/RTE”之值。

如點Q11般，將砷注入至開關層之情形時，“RBE/RTE”之值大於1。

這表示具有注入有砷之開關層之開關元件對於施加電壓(或供給電流)具有極性依存性。

如點Q11般，“RBE/RTE”大於1之情形時，開關元件之電阻值RBE高於開關元件之電阻值RTE。

圖10之點Q12表示藉由離子注入，將鍺(Ge)注入至開關層時之“RBE/RTE”之值。

如點Q12般，將鍺注入至開關層之情形時，“RBE/RTE”之值小於1。

這表示具有注入有鍺之開關層之開關元件對於施加電壓(或供給電流)具有極性依存性。

如點Q12般，“RBE/RTE”小於1之情形時，開關元件之電阻值RBE低於開關元件之電阻值RTE。

如點Q11、Q12之例所示，開關元件之極性依存性之方向(電阻值RBE、RTE之大小關係)可根據注入至開關層之離子種類而變。

圖10之點Q13表示藉由離子注入，以相對較高劑量將鍺(Ge)注入至開關層時之“RBE/RTE”之值。例如，點Q13之鍺之劑量高於點Q12之鍺之劑量。

如點Q13般，與點Q12之情形同樣，將鍺注入至開關層之情形時，“RBE/RTE”之值小於1。

如點Q13般，以相對較高劑量之離子注入條件將鍺注入至開關層時之“RBE/RTE”之值與點Q12之情形相比增大。

點Q12、Q13之關係表示對於鍺之劑量，“RBE/RTE”之大小根據劑量之變化而變。

例如，隨著鍺之劑量變高，與電阻值RTE之變化相比，電阻值RBE增加。

因此，關於離子注入條件，可藉由控制對於開關層之離子劑量，而控制開關元件對於施加電壓(或供給電流)之極性依存性之大小。

圖10之點Q14表示藉由離子注入，以相對較高之加速能量將鍺(Ge)注入至開關層時之“RBE/RTE”之值。例如，點Q14之離子注入之加速能量高於點Q12之離子注入之加速能量。

如點Q14般，與點Q12之情形同樣，將鍺注入至開關層之情形時，“RBE/RTE”之值小於1。

如點Q14般，以相對較高之加速能量之離子注入條件將鍺注入至開關層時之“RBE/RTE”之值與點Q12之情形相比較小。

點Q12、Q14之關係表示對於離子注入之加速度能量，電阻值RBE相對於電阻值RTE之大小根據加速度能量之變化而變。

例如，隨著離子之加速度能量變高，與電阻值RTE之變化相比，電阻值RBE降低。

因此，對於離子注入之條件，可藉由控制對於開關層之離子加速能量，而控制開關元件對於施加電壓(或供給電流)之極性依存性之大小。

如此，對於對開關層之離子注入，可根據注入之離子種類、劑量、及加速能量，控制開關元件對於施加電壓(或供給電流)之極性依存性。

如使用圖10所說明，開關元件對於施加電壓之極性依存性之大小可根據開關元件之形成條件(例如，對開關層注入雜質之條件)之控制而控制。

另，關於使用圖9及圖10說明之開關元件之極性控制，具有對應於寫入電壓之極性之寫入電流供給至開關元件之情形時，開關元件之極性依存性控制亦顯示與供給之寫入電流之極性對應之傾向。

如上所述，本實施形態之記憶體裝置(例如MRAM)可控制開關元件對於複數個極性之施加電壓之極性依存性。其結果，本實施形態之記憶體裝置可改善記憶體裝置之動作裕度。

因此，第2實施形態之記憶體裝置可提高記憶體裝置之動作特性。

(3)第3實施形態參照圖11，針對第3實施形態之記憶體裝置及其設計方法進行說明。

第1及第2實施形態之記憶體裝置(例如MRAM)中，開關元件對於具有複數個極性之寫入電壓具有極性依存性。

本實施形態之MRAM中，記憶體元件(此處為MTJ元件)對於具有複數個極性之寫入電壓(或寫入電流)具有極性依存性。如上所述，關於MRAM之動作裕度，開關元件對於寫入電壓之極性依存性與MTJ元件對於寫入電壓之極性依存性具有相關關係。因此，根據MTJ元件之極性依存性(極性依存性係數)之控制，開關元件之極性依存性可取之範圍亦變化。

如下所述，控制MTJ元件對於具有複數個極性之寫入電壓之極性依存性。另，本實施形態之MRAM中，可控制MTJ元件及開關元件兩者之極性依存性，亦可僅控制MTJ元件之極性依存性。

圖11係用以說明本實施形態之MRAM中之用以控制MTJ元件之極性依存性之複數個例之圖表。

圖11(a)係顯示MTJ元件之記憶層之組成與MTJ元件之磁化反轉閾值之極性依存性之關係之圖表。

圖11(a)中，圖表之橫軸與記憶層內之鐵(Fe)之組成比(%)對應。圖11(a)中，圖表之縱軸與顯示MTJ元件之極性依存性之值對應。顯示極性依存性之值為施加寫入電壓VwAPP時之MTJ元件之磁化反轉閾值(IcAPP)與施加寫入電壓VwPAP時之MTJ元件之磁化反轉閾值(IcPAP)的比例(Ic比=IcAPP/IcPAP)。大Ic比意指MTJ元件對於寫入電壓(寫入電流)之極性依存性較大。小Ic比意指MTJ元件對於寫入電壓之極性依存性較小。

如圖11(a)所示，顯示隨著記憶層內之鐵之組成比增加，Ic比變大之傾向。

圖11(b)係顯示MTJ元件之記憶層之組成與MTJ元件之磁化反轉閾值之極性依存性之關係之圖表。

圖11(b)中，圖表之橫軸與記憶層內之硼(B)之組成比對應。圖11(b)中，圖表之縱軸與MTJ元件之Ic比(IcAPP/IcPAP)對應。

如圖11(b)所示，顯示隨著記憶層內之硼之組成比增加，Ic比變大之傾向。

但，利用控制硼之組成比之Ic比之變化傾向，與利用控制鐵之組成比之Ic比之變化傾向不同。

控制記憶層內之鐵之組成比之情形時，隨著記憶層內之鐵之組成比增加，Ic比相對平緩地增加。相對於此，控制記憶層內之硼之組成比之情形時，若記憶層內之硼之組成超出某值，則Ic比相對急劇地增加。

如圖11(a)及(b)般，可藉由控制構成記憶層之構件(例如元素組成)，而控制MTJ元件對於寫入電壓(或寫入電流)之極性依存性。再者，可根據控制構成記憶層之複數個元素中之組成之元素，控制極性依存性之變化傾向。

圖11(c)係顯示MTJ元件之記憶層之厚度(膜厚)與MTJ元件之磁化反轉閾值之極性依存性之關係之圖表。

圖11(c)中，圖表之橫軸與記憶層之膜厚對應。圖11(c)中，圖表之縱軸與MTJ元件之Ic比(IcAPP/IcPAP)對應。

如圖11(c)所示，顯示隨著記憶層之膜厚增加，Ic比變小之傾向。

如此，藉由控制記憶層之厚度，可控制MTJ元件對於寫入電壓之極性依存性。

如本實施形態般，控制MTJ元件對於寫入電壓(寫入電流)之極性依存性，結果，可控制記憶胞對於寫入電壓(寫入電流)之極性依存性。

藉此，本實施形態之MRAM可改善記憶體裝置之動作裕度。

因此，第3實施形態之記憶體裝置可提高記憶體裝置之動作特性。

(4)其他上述實施形態中，例示了MRAM作為本實施形態之記憶體裝置。但，若將磁阻效應元件(例如MTJ元件)使用於記憶體元件，則本實施形態之記憶體裝置亦可為MRAM以外之磁性記憶體。

若包含對於具有複數個極性之寫入電壓具有極性依存性之開關元件，則本實施形態之記憶體裝置亦可為磁性記憶體以外之記憶體裝置。例如，本實施形態之記憶體裝置亦可為將可變電阻元件(例如過渡金屬氧化物元件)使用於記憶體元件之記憶體裝置(例如如ReRAM(Resistance Random Access Memory)般之電阻變化記憶體)、用於使用相變元件之記憶體元件之記憶體裝置(例如如PCRAM(phase change random access memory)般之相變記憶體)、或將強介電質元件使用於記憶體元件之記憶體裝置(例如如FeRAM般之強介電質記憶體)。

即使本實施形態之記憶體裝置為MRAM以外之記憶體裝置，亦可獲得上述實施形態所說明之效果。

雖已說明本發明之若干實施形態，但該等實施形態係作為例示提示者，未意欲限定發明之範圍。該等新穎的實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案之參照] 本申請案享有以日本專利申請案2021-040502號(申請日：2021年3月12日)及美國專利申請案17/470867(申請日：2021年9月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1:記憶體裝置 9:外部裝置 10:記憶胞陣列 11:列控制電路 12:行控制電路 13:寫入電路 14:讀出電路 15:電壓產生電路 16:輸入輸出電路 17:控制電路 20:開關元件 21:記憶體元件 50:導電層 51:導電層 90:絕緣層 100:基板 201:電極 202:開關層 203:電極 211:磁性層 212:非磁性層 213:磁性層 219A:電極 219B:電極 ADR:位址 BL:位元線 BL＜0＞～BL＜i-1＞:位元線 BL-s:選擇位元線 CMD:指令 CNT:控制信號 D1:動作裕度 D2:動作裕度 Da:閾值電壓分佈 Db:閾值電壓分佈 DT:資料 IwAPP:寫入電流 IwPAP:寫入電流 MC:記憶胞 -medVth1:中央值 medVth2:中央值 P1:線 P2:線 P3:線 Q0:點 Q1:點 Q2:點 Q3:點 Q10:點 Q11:點 Q12:點 Q13:點 Q14:點 R:電阻值 RBE:電阻值 Rp1:電阻值 Rp2:電阻值 RTE:電阻值 TP:虛線 V:電壓 Voff:斷開電壓 Vsel1:第1選擇電壓 Vsel2:第2選擇電壓 Vsel3:第3選擇電壓 Vsel4:第4選擇電壓 Vth1:閾值電壓 -Vth1:閾值電壓 -Vth1a:電壓值 -Vth1b:電壓值 Vth2:閾值電壓 +Vth2:閾值電壓 +Vth2a:電壓值 +Vth2b:電壓值 Vusel1:非選擇電壓 Vusel2:非選擇電壓 VwAPP:寫入電壓 -VwAPP:電壓值 -VwAPP/2:電壓值 VwPAP:寫入電壓 VwPAP/2:電壓 WL:字元線 WL＜0＞～WL＜j-1＞:位元線 WL-s:選擇字元線 WL-z:非選擇字元線

圖1係顯示第1實施形態之記憶體裝置之構成例之圖。圖2係第1實施形態之記憶體裝置之記憶胞陣列之電路圖。圖3及圖4係顯示第1實施形態之記憶體裝置之記憶胞陣列之構造例之剖視圖。圖5係顯示第1實施形態之記憶體裝置之記憶胞之構造例之剖視圖。圖6(a)～(c)係用以說明第1實施形態之記憶體裝置之動作例之圖。圖7及圖8係用以說明第1實施形態之記憶體裝置之圖。圖9及圖10係用以說明第2實施形態之記憶體裝置之圖。圖11(a)～(c)係用以說明第3實施形態之記憶體裝置之圖。

20:開關元件

21:記憶體元件

50:導電層

51:導電層

100:基板

201:電極

202:開關層

203:電極

211:磁性層

212:非磁性層

213:磁性層

219A:電極

219B:電極

MC:記憶胞

Claims

一種記憶體裝置，其具備：記憶胞，其包含記憶體元件與開關元件；及電路，其於對上述記憶胞寫入第1資料時，將具有第1極性之第1寫入脈衝施加於上述記憶胞，於對上述記憶胞寫入第2資料時，將具有與上述第1極性不同之第2極性之第2寫入脈衝施加於上述記憶胞；且上述開關元件具有與上述第1及第2極性相應之極性依存性。
如請求項1之記憶體裝置，其中施加上述第1寫入脈衝時之上述開關元件之第1閾值電壓，與施加上述第2寫入脈衝時之上述開關元件之第2閾值電壓不同。
如請求項1之記憶體裝置，其中若上述第1寫入脈衝以“VwAPP”表示，上述第2寫入脈衝以“VwPAP”表示，上述第1及第2寫入脈衝之比以“a”表示，上述開關元件之極性依存性以“b”表示時，“a”具有以下式(1)之關係，“b”具有以下式(2)之關係： a=VwPAP/VwAPP…(1) 1＜b＜a ²…(2)。
如請求項3之記憶體裝置，其中上述b與上述a相等。
如請求項1之記憶體裝置，其中施加上述第1寫入脈衝時之上述開關元件之第1電阻值，與施加上述第2寫入脈衝時之上述開關元件之第2電阻值不同。
如請求項1之記憶體裝置，其中上述開關元件包含第1電極、第2電極、及上述第1電極與上述第2電極之間之第1層，上述第1電極之材料與上述第2電極之材料不同。
如請求項1之記憶體裝置，其中將上述開關元件之上述極性依存性基於上述開關元件之形成條件而設定。
如請求項1之記憶體裝置，其中上述記憶體元件具有與上述第1及第2極性相應之極性依存性。
如請求項1之記憶體裝置，其中上述記憶體元件為磁阻效應元件，上述磁阻效應元件包含：具有可變之磁化方向之第1磁性層；具有不變之磁化方向之第2磁性層；及上述第1磁性層與上述第2磁性層之間之絕緣層；且藉由控制上述第1磁性層之尺寸及上述第1磁性層之構成元素之組成中之至少一者，而設定上述磁阻效應元件對於上述第1及第2寫入脈衝之極性依存性。
一種記憶體裝置，其具備：記憶胞，其包含記憶體元件與開關元件；及電路，其於對上述記憶胞寫入第1資料時，將具有第1極性之第1寫入脈衝施加於上述記憶胞，於對上述記憶胞寫入第2資料時，將具有與上述第1極性不同之第2極性之第2寫入脈衝施加於上述記憶胞；且施加上述第1寫入脈衝時之上述開關元件之第1電阻值，與施加上述第2寫入脈衝時之上述開關元件之第2電阻值不同。
如請求項10之記憶體裝置，其中施加上述第1寫入脈衝時之上述開關元件之第1閾值電壓，與施加上述第2寫入脈衝時之上述開關元件之第2閾值電壓不同。
如請求項10之記憶體裝置，其中上述開關元件具有與上述第1及第2極性相應之極性依存性。
如請求項12之記憶體裝置，其中若上述第1寫入脈衝以“VwAPP”表示，上述第2寫入脈衝以“VwPAP”表示，上述第1及第2寫入脈衝之比以“a”表示，上述開關元件之極性依存性以“b”表示時，“a”具有以下式(1)之關係，“b”具有以下式(2)之關係： a=VwPAP/VwAPP…(1) 1＜b＜a ²…(2)。
如請求項13之記憶體裝置，其中上述b與上述a相等。
如請求項10之記憶體裝置，其中上述開關元件包含第1電極、第2電極、及上述第1電極與上述第2電極之間之第1層，上述第1電極之材料與上述第2電極之材料不同。
如請求項10之記憶體裝置，其中上述開關元件之上述第1電阻值與上述第2電阻值之間之差異係基於上述開關元件之形成條件而設定。
如請求項10之記憶體裝置，其中上述記憶體元件具有與上述第1及第2極性相應之極性依存性。
如請求項10之記憶體裝置，其中上述記憶體元件為磁阻效應元件，上述磁阻效應元件包含：具有可變之磁化方向之第1磁性層；具有不變之磁化方向之第2磁性層；及上述第1磁性層與上述第2磁性層之間之絕緣層；且藉由控制上述第1磁性層之尺寸及上述第1磁性層之構成元素之組成中之至少一者，而設定上述磁阻效應元件對於上述第1及第2寫入脈衝之極性依存性。