JP5723311B2 - 磁気トンネル接合素子および磁気メモリ - Google Patents

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本発明の実施形態は、磁気トンネル接合素子および磁気メモリに関する。
磁気トンネル接合素子(MTJ素子)を記憶素子とする磁気抵抗メモリ(MRAM(Magnetic Random Access Memory))は、無限回の書き換えが可能で、データ保持特性も無限長であることから、次世代メモリとして注目されている。
MTJ素子はトンネルバリア層を強磁性層で挟んだ構造をしており、上下の強磁性層の磁化の向きによって抵抗が変化する、抵抗変化素子である。上下の強磁性層の磁化が平行の場合は抵抗が低く、反平行の場合は抵抗が高くなる。このため、MTJ素子の抵抗を測定することで「平行」と「反平行」を区別できる。強磁性層の磁化は外部から磁場や電流を与えない限り永久に変化しないため、「平行」あるいは「反平行」は永久に変化しない。このため、MTJ素子は不揮発メモリの記憶素子として利用することができる。
上述の通り、MTJ素子はいわゆる二端子の抵抗変化素子である。平面上に複数の導電線を平行に並べたワード線と、ワード線の上に、ワード線と交差する方向に複数の導電線を平行に並べたビット線を重ね、ワード線とビット線の交点(クロスポイント)において、ワード線とビット線を二端子の抵抗変化素子でつなぐことで、いわゆるクロスポイント型の大容量メモリを構成することができる。ワード線(あるいはビット線)に電圧を印加し、ビット線(あるいはワード線)に流れる電流を読むことで、交点の抵抗変化素子の抵抗状態を読むことができる。クロスポイント型のメモリは、導電線をライン&スペース構造で作成できるため、高密度化が容易である。このため、MTJ素子をクロスポイント上に並べたクロスポイント型MRAMは次世代の大容量不揮発メモリとして期待できる。
しかし、クロスポイント型MRAMはMTJ素子に起因する下記の問題がある。
まず、MTJ素子の電流電圧特性は電圧の正負について対称である。また、「平行」状態の抵抗と「反平行」状態の抵抗の比(MR)比は最大で600%程度であり、1桁も違わない。つまり、高抵抗状態でも電流を遮断することはできず、比較的大きな電流が流れる。
一方、クロスポイント型の大容量メモリでは、複数のビット線のうちの一本のビット線と、複数のワード線のうちの一本のワード線との間に電圧を印加して抵抗を読むことでデータ読み出しを行う。この場合、同じビット線もしくは同じワード線上にあるすべてのMTJ素子に電圧が印加されてしまう。
上述の通り、MTJ素子は電圧の方向に関わらず電流が流れ、かつ、高抵抗状態において電流を遮断することはできないので、選択されたビット線と選択されたワード線の間には、選択されたMTJ素子以外にも、他のビット線やワード線を介してたくさんの伝導パス、すなわち回り込み電流が存在する。このため、読み出しの際に誤読み出しが起こりやすい。
この問題を回避するために、MRAMではMTJ素子に直列に選択トランジスタを設けている。MTJ素子にアクセスしたいときだけ、トランジスタを開いてMTJ素子の情報を読み出したり書き込んだりする。しかし、トランジスタは面積が大きいため、各メモリセルにMTJ素子の他に選択トランジスタを設けると、メモリセルの面積が大きくなり、大容量化が難しくなる。最小加工寸法をFとすると、1セルあたり8F以上の面積が必要となる。
一方、MTJ素子にダイオードを接続して逆向きに電流が流れることを防いで、回り込み電流を抑制するという方法も考えられる。ダイオードはMTJ素子に積層して作ることができるので、この方法では1セルあたり4F程度まで小さくすることができる。しかし、ダイオードは電流が一方通行となるため、スピン注入書き込み方式を利用するMTJ素子の書き換えが不可能となる。そこでMTJ素子の磁化方向を書き換えるには、別に設けた導電線から局所的に磁場を発生させるしかないが、これでは消費電力が非常に大きくなってしまう。
このため、MTJ素子にある程度の電圧がかかった時のみMTJ素子として動作する、抵抗変化スイッチ機能が備わっていることが望ましい。
抵抗変化スイッチ機能を持つMTJ素子が知られている。この抵抗変化スイッチ機能を持つMTJ素子は、トンネルバリア層に抵抗変化機能を付加したものである。しかし、トンネルバリア層の抵抗変化を利用するため、トンネルバリア層の劣化によってMTJ素子が磁気抵抗を示さなくなる恐れがある。
特開2009−59807号公報 米国特許出願公開第2009/0179245号明細書
本実施形態は、劣化の少ない抵抗変化機能を備えた磁気トンネル接合素子および磁気メモリを提供する。
本実施形態による磁気トンネル接合素子は、第1および第2強磁性層と、前記第1強磁性層と前記第2強磁性層との間に設けられたトンネルバリア層と、前記トンネルバリア層と前記第2強磁性層との間に設けられ、イオン源となる金属元素を含むイオン源層およびイオン伝導層の積層構造を有する抵抗変化層と、を備え、前記抵抗変化層の厚さは、前記金属元素のスピン緩和長以下であることを特徴とする。
第1実施形態による磁気トンネル接合素子を示す断面図。 第1実施形態の変形例による磁気トンネル接合素子を示す断面図。 抵抗変化層の電流―電圧特性を示す図。 図3(a)、3(b)はそれぞれ、低抵抗状態および高抵抗状態における読み出しおよび書き込みを説明する図。 図4(a)、4(b)は、読み出し方法を説明する波形図。 図5(a)、5(b)は、書き込み方法を説明する波形図。 第2実施形態による磁気トンネル接合素子を示す断面図。 図7(a)、7(b)は、第2実施形態における書き込み方法を説明する図。 図8(a)、8(b)は、第2実施形態における書き込み方法を説明する図。 抵抗変化層の電流―電圧特性を示す図。 第2実施形態の変形例による磁気トンネル接合素子を示す断面図。 第3実施形態による磁気メモリを示す斜視図。 第3実施形態の第1変形例による磁気メモリを示す斜視図。 第3実施形態の第2変形例による磁気メモリを示す斜視図。 第3実施形態の第3変形例による磁気メモリを示す斜視図。 第4実施形態による磁気メモリを示す斜視図。 第4実施形態の第1変形例による磁気メモリを示す斜視図。 第4実施形態の第2変形例による磁気メモリを示す斜視図。
以下に、実施形態について図面を参照して説明する。
(第1実施形態)
第1実施形態による磁気トンネル接合素子(以下、MTJ素子ともいう)を図1Aに示す。この第1実施形態のMTJ素子1は、強磁性層11、トンネルバリア層13、イオン伝導層15a、イオン源層15b、および強磁性層17がこの順序で積層された構造を有している。なお、逆の順序で積層された構造、すなわち強磁性層17、イオン源層15b、イオン伝導層15a、トンネルバリア層13、および強磁性層11がこの順序で積層された構造であってもよい。イオン伝導層15aおよびイオン源層15bが抵抗変化層15を構成する。
強磁性層11は、Co、Fe、Ni、又はこれらを含む合金である。例えばCoFeB、CoFeなどの強磁性体を用いることができる。ここでは、例として強磁性層11がCoFeBであるとして説明する。トンネルバリア層13は例えばMgO、Alなどの絶縁体であり、厚さは例えば1nm〜2nmである。ここでは例としてトンネルバリア層13が1nmのMgO層であるとして説明する。イオン伝導層15aは、例えばアモルファスシリコン(以下、a−Siともいう)などのアモルファス半導体、SiO、HfOx、AlOx、TaOxなどの金属酸化物、またはGeS、GeSe、AgS、CuSなどのカルコゲナイドである。ここでは例としてイオン伝導層15aがa−Siであるとして説明する。イオン源層15bは以下に述べるように、電子スピンを伝導する金属を含んでいる必要がある。電子スピンを伝導する金属とは、例えばAgやCu等である。ここでは例としてイオン源層15bがAgまたはAgを含む金属であるとして説明する。強磁性層17は、強磁性層11と同様に、Co、Fe、Ni、又はこれらを含む合金を用いることができる。例えばCoFeB、CoFeなどの強磁性体を用いることができる。ここでは、例として強磁性層17がCoFeBであるとして説明する。
Agのイオン源層15bに接続するa−Siのイオン伝導層15aは、図2に示すように、一定以上の電圧がかかると高抵抗状態から低抵抗状態へ遷移する。この際、抵抗は3桁以上の大きな変化を示す。しかし、印加する電圧をゼロボルトに戻すと、再び高抵抗状態へ遷移する。この変化は電圧が正でも負でも対称に起こる。
この抵抗変化は下記のメカニズムで起こる。a−Siのイオン伝導層15aはAgのイオン源層15bに接しており、イオン伝導層15aの内部にはAgイオンが存在する。一定以上の電圧(以下、セット電圧と呼ぶ)が印加されると、Agイオンが移動して、イオン伝導層15aの内部に電流が流れるフィラメントと呼ばれる伝導パスが形成される。a−Si内部のAgは拡散しやすいため、電圧の印加を停止するとAgフィラメントは直ちに崩壊する。したがって、ある程度の電圧を印加すればAgフィラメントが形成されて急激に低抵抗化するが、電圧をゼロボルトに戻すとAgフィラメントが崩壊して高抵抗化するのである。
抵抗変化層15は上層と下層が異なっている非対称構造を有しているため、電流電圧特性は電圧の正負で非対称になる恐れがあるが、電圧印加によってAgがa−Siのイオン伝導層の内部に拡散することで、あらゆる方向からAg供給が行われる。このため、結果として電圧の正負に対して対称な電流電圧特性が得られる。より対称性を高めるために、予め熱処理等を行ってイオン源層15bの金属であるAgをa−Siのイオン伝導層15a中に拡散させておいても良い。
以下の説明においては、強磁性層11は磁化の方向が固定された参照層(固定層)であり、強磁性層17は磁化の方向が可変の記憶層(フリー層)として説明する。しかし、強磁性層17が磁化の方向が固定された参照層(固定層)であり、強磁性層11が磁化の方向が可変の記憶層(フリー層)であってもよい。なお、磁化の方向が可変とは、書き込み電流をMTJ素子に流したときに、参照層なる強磁性層11の磁化の方向が書き込みの前後で不変であることを意味する。磁化の方向が可変とは、書き込み電流をMTJ素子に流したときに、記憶層なる強磁性層17の磁化の方向が可変であることを意味する。また、強磁性層11および強磁性層17の磁化の方向は共に、膜面に平行であっても良いし、膜面に垂直であってもよい。ここで、膜面とは、素子の積層方向に垂直な面を意味する。なお、磁化の方向が膜面に垂直となる強磁性層としては、高い垂直磁気異方性を有する材料を用いる。
(読み出し方法)
次に、読み出し方法について説明する。
今、図3(a)に示すように、強磁性層11の磁化と強磁性層17の磁化が平行である場合を考える。強磁性層11、17間にセット電圧を印加すると、a−Siのイオン伝導層15aにAgフィラメント16が形成される。上述のように、電子スピンはAg中を伝導することができる。したがって、強磁性層17中の電子はスピンを保ったままAgのイオン源層15bおよびAgフィラメント16の内部を伝導してMgOのトンネルバリア層13に達する。MgOのトンネルバリア層13に到達した電子は強磁性層11へとトンネルするが、強磁性層15と強磁性層11の磁化は平行であるため、平行状態のMTJ素子として動作する。平行状態の磁気抵抗は低抵抗である。
逆に、図3(b)に示すように、強磁性層11の磁化と強磁性層17の磁化が反平行である場合を考える。この場合、強磁性層11、17間にセット電圧を印加すると、やはりa−Siのイオン伝導層15aの内部にAgフィラメント16が形成されて、強磁性層17の電子はスピンを保ったままMgOのトンネルバリア層13に到達し、強磁性層11へトンネルする。このとき、強磁性層17の磁化は強磁性層11の磁化と反平行であるため、反平行状態のMTJ素子として動作する。反平行状態の磁気抵抗は高抵抗となる。
以上のように、強磁性層11と強磁性層17の磁化の向きを、抵抗の高低によって「読み出す」ことができる。
以上の読み出し工程を図4(a)、4(b)に示す。図4(a)、4(b)はそれぞれ、読み出し工程において、強磁性層11、17間に印加される電圧および電流を示す波形図である。まず、a−Siのイオン伝導層15a中にAgフィラメント16を形成するため、セット電圧を印加する(時刻t)。Agフィラメント16は数十n秒程度で形成されるため、印加時間は10n秒〜100n秒程度で十分である。なお、セット電圧の印加中は、外部回路によってMTJ素子に流れる電流を所定の範囲(例えば、8μA〜12μA)となるように制限し、過度に電流が流れて強磁性層11、17の磁化の向きが変わったり、a−Siのイオン伝導層15aが破壊されたりすることを防ぐ。
次に、読み出しのための電圧を印加する(時刻t、t)。Agフィラメント16の崩壊を防ぐため、Agフィラメント16を形成する電圧(セット電圧)を印加後に続けて印加することが望ましい。この読み出し電圧はセット電圧よりも低くても良い。読み出し電圧がセット電圧よりも低い場合、読み出しの際に素子を流れる電流に電流制限がかかりにくく、より正確に読み出すことができる。電流は外部の読み出し回路へと流れ、読み出し回路に電荷が蓄積されるとともに電流も低くなってゆく。
強磁性層11と強磁性層17の磁化の向きに関わらず、セット電圧以上の電圧を印加しない限り、イオン伝導層15aの内部にAgフィラメント16が形成されないため、セット電圧未満ではMTJ素子は絶縁的になってMTJ素子として動作しない。このため、クロスポイント構造においては、選択したワード線と選択したビット線の間にセット電圧を印加し、非選択のワード線および非選択のビット線にセット電圧未満の電圧を印加すれば、非選択のセルのMTJ素子は絶縁的なままで電流は一切流れず、クロスポイント構造で問題であった誤読み出しの問題が回避される。セット電圧以上の電圧を印加してフィラメントが形成されても、電圧の印加をやめればフィラメントは崩壊して絶縁的になるため、選択されたMTJ素子も読み出しが終わった後は、絶縁的になり、後に別のMTJ素子を読み出すときに誤読み出しを引き起こすことはない。
(書き込み方法)
次に、書き込み方法について図5(a)、5(b)を参照して説明する。図5(a)、5(b)はそれぞれ、書き込み工程において、強磁性層11、17間に印加される電圧および電流を示す波形図である。
今、図3(a)に示すように、強磁性層17の磁化の方向が強磁性層11の磁化の方向と平行である場合を考える。この場合に、強磁性層17の磁化の方向を反転させて、強磁性層11の磁化方向と反平行とする書き込みは、以下のように行われる。まず、強磁性層11から強磁性層17に電流が流れるように、強磁性層11、17間にセット電圧を印加する(図5(a)、5(b)の時刻t参照)。すると、イオン伝導層15a内にAgフィラメント16が形成される。Agフィラメントが形成された後も、セット電圧を印加し続ける。そして、書き込み電流を強磁性層11からトンネルバリア層13および抵抗変化層15を介して強磁性層17に流す(時刻t)。このとき、電子は、強磁性層17から抵抗変化層15およびトンネルバリア層13を介して強磁性層11に流れる。この電子は、強磁性層17を通過する際にスピン偏極される。そして、このスピン偏極された電子は、イオン源層15b、イオン伝導層15aのAgフィラメント16、およびトンネルバリア層13を介して強磁性層11に流れる。強磁性層11の磁化と同じ方向のスピンを有する電子は、強磁性層11を通過する。強磁性層11の磁化と反平行なスピンを有する電子は、強磁性層11とトンネルバリア層13との界面で反射され、トンネルバリア層13、Agフィラメント16、イオン源層15bを介して、強磁性層17に流入する。すると、スピントランスファトルクにより、強磁性層17の磁化の方向が反転し、強磁性層17の磁化の方向が強磁性層11の磁化の方向と反平行となる。その後、書き込み電流を0にし、書き込みを終了する(時刻t)。
次に、図3(b)に示すように、強磁性層17の磁化の方向が強磁性層11の磁化の方向と反平行である場合を考える。この場合に、強磁性層17の磁化の方向を反転させて、強磁性層11の磁化方向と平行とする書き込みは、以下のように行う。まず、強磁性層17から強磁性層11に電流が流れるように、強磁性層11、17間にセット電圧を印加する(図5(a)、5(b)の時刻t参照)。すると、イオン伝導層15a内にAgフィラメント16が形成される。Agフィラメントが形成された後も、セット電圧を印加し続ける。そして、書き込み電流を強磁性層17から抵抗変化層15およびトンネルバリア層13を介して強磁性層11に流す。このとき、電子は、強磁性層11からトンネルバリア層13および抵抗変化層15を介して強磁性層17に流れる。この電子は、強磁性層11を通過する際にスピン偏極される。そして、このスピン偏極された電子は、トンネルバリア層13、イオン伝導層15aのAgフィラメント16、およびイオン源層15bを介して強磁性層17に流れる。強磁性層17の磁化と同じ方向のスピンを有する電子は、強磁性層17を通過する。強磁性層17の磁化と反平行なスピンを有する電子によるスピントランスファトルクにより、強磁性層17の磁化の方向が反転し、強磁性層17の磁化の方向が強磁性層11の磁化の方向と平行となる。
本実施形態のMTJ素子においては、スピンがイオン源層15bおよびイオン伝導層15aの内部のフィラメント16を伝導する。したがって、イオン源層15bとイオン伝導層15aの厚さはスピン緩和長以下であることが望ましい。イオン源層15bがAgである場合、スピン緩和長は300nm程度である。このため、Agのイオン源層15bとa−Siのイオン伝導層15aの厚さの合計は300nm以下であることが好ましい。a−Si/Agの抵抗変化はa−Siが数nm〜数十nmで起こる。また、イオン伝導層15aとしてSiOを用い、イオン源層15bとしてAgを用いた場合、SiO/Agからなる抵抗変化層15の抵抗変化はSiO層15aが数nmで起こる。その他の酸化膜、カルコゲナイドをイオン伝導層として用いた場合、抵抗変化が起こるのはおおむね100nm以下の膜厚である。一方、イオン源層15bはAg、Cuなどのフィラメント形成のイオン源を供給するための層であり、膜厚に対する感度はほとんどなく、数nm程度で問題なく動作する。従って、イオン源層15bとイオン伝導層15aの膜厚の合計は数十nm以下であり、スピン緩和長に比べて十分薄くすることができる。
通常、MTJ素子の面積は小さい方が好ましい。なぜなら、面積が小さい方が系の全抵抗に占めるMTJ素子の抵抗の割合が大きくなるため、読み出しが容易になるからである。本実施形態においては、電子スピンはAgフィラメント16の先端からMgOのトンネルバリア層13をトンネルして強磁性層11へと至る。Agフィラメント16は幅が10nm以下であるため、トンネル接合の面積としては極めて小さいものとなり、トンネル接合面積が50nm程度である従来のMTJ素子に比べてよりMRAMに適した構造である。
本実施形態では、MTJ素子のトンネルバリア層と抵抗変化層は別々の層である構造のため、従来の場合のようなトンネルバリア層の劣化は起こらない。
なお、第1実施形態においては、図1Bに示すように、イオン伝導層15aを強磁性層17側に配置し、イオン源層15bをトンネルバリア層13側に配置してもよい。
以上説明したように、本実施形態によれば、劣化の少ない抵抗変化機能を備えた磁気トンネル接合素子を得ることができる。
(第2実施形態)
第2実施形態によるMTJ素子を図6に示す。この第2実施形態のMTJ素子1Aは、図1Aまたは図1Bに示す第1実施形態またはその変形例のMTJ素子1において、強磁性層17に対してイオン源層15bと反対側に強磁性層19が設けられ、強磁性層17と強磁性層19との間に非磁性金属層18が設けられた構成を有している。なお、図6においては、図1Aに示す第1実施形態のMTJ素子において、強磁性層17に対してイオン源層15bと反対側に強磁性層19が設けられ、強磁性層17と強磁性層19との間に非磁性金属層18が設けられた構成となっている。強磁性層19は磁化の方向が固定され、強磁性層11の磁化の方向と反平行となっている。非磁性金属層18は、強磁性層17と強磁性層19との磁気的カップリングを防止し、数nm程度の厚さを有している。なお、第2実施形態も第1実施形態と同様に、イオン伝導層15aを強磁性層17側に配置し、イオン源層15bをトンネルバリア層13側に配置してもよい。
固定層と記憶層の作り分けは、最も単純には材料を変えることで作り分けることができる。本実施形態の場合、記憶層となる強磁性層17の材料として、固定層となる強磁性層11、19の材料よりも磁化反転しやすい材料、例えば、保磁力の小さい材料、または摩擦係数(ダンピングファクタ)の小さい材料を用いる。あるいは、同一材料でも下記のように作り分けることができる。すなわち、強磁性層11、19の厚さを、強磁性層17に比べて厚くしておく。強磁性層の磁化反転のしやすさは、強磁性層の体積で決まる。断面積が同一の場合は膜厚で決まり、膜厚が薄い方が反転しやすく、厚い方が反転しにくい。例えば、強磁性層11、17、19として、CoFeBを用いた場合、強磁性層17は厚さが2nm〜3nm、強磁性層11、19は厚さが5nm〜10nmかそれ以上の厚さであることが好ましい。
(書き込み方法)
本実施形態のMTJ素子にデータを書き込む方法について図7(a)乃至図8(b)を参照して説明する。まず、磁化反転可能な強磁性層17の磁化の方向が強磁性層11の磁化の方向と平行、すなわち強磁性層19の磁化の方向と反平行であるとする(図7(a))。強磁性層19に対して強磁性層11にセット電圧以上の正の電圧を印加すると、イオン伝導層15aにAgフィラメント16が形成され、電子は強磁性層19から非磁性金属層18を介して強磁性層17へ流れ込む。強磁性層17の磁化の方向は強磁性層19の磁化の方向と反平行であるので、強磁性層19から強磁性層17の磁化の方向と逆向きのスピンが流れ込んでスピントルクを受け、スピントランスファトルクの原理によって磁化が反転する(図7(b))。また、このとき、強磁性層11の磁化の方向と反平行なスピンを有する電子は、強磁性層17、イオン源層15b、Agフィラメント16およびトンネルバリア層13を介して、強磁性層11に到達し、トンネルバリア層13と強磁性層11との界面で反射され、トンネルバリア層13、Agフィラメント16、およびイオン源層15bを介して、強磁性層17に流入し、強磁性層17の磁化を反転するスピントランスファトルクとして作用する。すなわち、この第2実施形態においては、強磁性層17には、強磁性層19と強磁性層11からのスピントランスファトルクを受ける。 このようにして、強磁性層17の磁化の方向を強磁性層11の磁化の方向に対して「平行」から「反平行」に反転させることができる。
次に、磁化反転可能な強磁性層17の磁化の方向が強磁性層11の磁化の方向と反平行、すなわち強磁性層19の磁化の方向と平行であるとする(図8(a))。強磁性層11に対して強磁性層19にセット電圧以上の正の電圧を印加すると、イオン伝導層15aにAgフィラメント16が形成され、電子は強磁性層11からトンネルバリア層13、Agフィラメント16、およびイオン源層15bを介して強磁性層17へ流れ込む。強磁性層17の磁化の方向は強磁性層11の磁化の方向と反平行であるので、強磁性層11から強磁性層17の磁化の方向と逆向きのスピンが流れ込んでスピントルクを受け、スピントランスファトルクの原理によって磁化が反転する(図8(b))。また、このとき、強磁性層19の磁化の方向と反平行なスピンを有する電子は、強磁性層17、非磁性金属層18を介して、強磁性層19に到達し、非磁性金属層18と強磁性層19との界面で反射され、非磁性金属層18を介して、強磁性層17に流入し、強磁性層17の磁化を反転するスピントランスファトルクとして作用する。すなわち、この第2実施形態においては、強磁性層17には、強磁性層19と強磁性層11からのスピントランスファトルクを受けるので、第1実施形態に比べて、強磁性層17の磁化の反転を容易に行うことができる。
このようにして、強磁性層17の磁化の方向を強磁性層11の磁化の方向に対して「反平行」から「平行」に反転させることができる。
なお、読み出し動作は、第1実施形態と同様に行う。
読み出し動作と書き込み動作は、いずれの場合もセット電圧以上の電圧を印加してフィラメントを形成し、電流を流すという意味では全く同じ動作である。しかし、磁化反転によって書き込みを行うのに必要な電流は読み出しに必要な電流よりも大きい。典型的には、10μAのオーダー以下で読み出しができるのに対して、書き込みには100μA程度の電流が必要となる。このため、読み出しを行う場合には読み出し電流を10μA程度に制限し、書き込みを行う場合には100μA程度まで書き込み電流が流れるように外部から制御することで、書き込みと読み出しを区別して行うことができる。
以上の書き込み工程におけるセット電圧および書き込み電流は、図5(a)、5(b)に示す第1実施形態の場合と同様に行う。例えば、a−Siのイオン伝導層15a中にAgフィラメント16を形成するため、セット電圧を強磁性層11と強磁性層19との間に印加する。フィラメントは数十n秒程度で形成されるため、印加時間は10n秒〜100n秒程度で十分である。なお、セット電圧の印加中は、外部回路によって100μA程度の電流制限をかけ、過度に電流が流れてa−Siのイオン伝導層15aやトンネルバリア層13が破壊されたりすることを防ぐ。
次に、書き込みのための電圧を印加する。フィラメントの崩壊を防ぐため、フィラメント形成電圧を印加後に続けて印加することが望ましい。書き込みには十分な電流(100μA程度)が必要であるため、読み出しの場合よりも十分大きな電圧を印加する。書き込みに必要な十分な電流を確保するため、書き込み動作が終了するまで一定の電流を流す。
図9に、Agのイオン源層と、a−Siのイオン伝導層とからなる抵抗変化層に電流制限をかけながら電圧を印加した場合の電流−電圧特性である。電流制限の値を変えても、セット電圧の値はほとんど変わらない。このため、読み出しまたは書き込みの際に印加電圧そのものは変える必要はなく、読み出し側の電流制限値を変化させれば良い。電流の制限は、例えばMOSETの飽和特性を用いて実現できる。
(変形例)
第2実施形態の変形例によるMTJ素子を図10に示す。この変形例のMTJ素子1Bは、図6に示す第2実施形態のMTJ素子1Aにおいて、強磁性層11の磁化の方向を固定するために、強磁性層11に対してトンネルバリア層13と反対側に反強磁性層21を設け、強磁性層19の磁化の方向を固定するために、強磁性層19に対して非磁性金属層18と反対側に反強磁性層22を設けた構成となっている。この変形例においては、強磁性層11、17、19の磁化の方向は、膜面に平行となっている。一般的に、強磁性層11、17、19の磁化の方向が膜面に垂直である場合には、反強磁性層21、22は設けなくともよい。
反強磁性層と接合している強磁性層は交換バイアスによって一定の磁場範囲の下では磁化反転が起こらなくなる。この変形例の場合、例えば厚さが3nm程度のCoFeBの強磁性層11、19にそれぞれ厚さが10nm程度のIrMnあるいはPtMnからなる反強磁性層21、22を接合させることで、磁化を固定することができる。
以上説明したように、第2実施形態およびその変形例も第1実施形態と同様に、劣化の少ない抵抗変化機能を備えた磁気トンネル接合素子を得ることができる。なお、第2実施形態およびその変形例においても、第1実施形態と同様に、イオン源層15bとイオン伝導層15aの厚さの合計はイオン源層を構成する金属のスピン緩和長以下であることが好ましい。イオン源層15bがAgであれば、スピン緩和長は300nmである。
(第3実施形態)
第3実施形態による磁気メモリを図11に示す。この第3実施形態の磁気メモリは、互いに交差するワード線30とビット線40のクロスポイント(交差領域)に図6に示す第2実施形態のMTJ素子1Aを設けた構成を有している。ワード線30にMTJ素子1Aの強磁性層11が電気的に接続し、ビット線40にMTJ素子1Aの強磁性層19が電気的に接続する。動作原理については、第2実施形態と同様である。交差領域におけるMTJ素子は一般的なMTJ素子の形成プロセスと全く同様にして作ることができる。なお、記憶素子となるMTJ素子として、第1実施形態およびその変形例、または第2実施形態の変形例のMTJ素子を用いてもよい。
また、図12に示すように、複数のワード線30,30と、複数のビット線40、40を格子状に配置し、それらの交差領域に第1乃至第2実施形態のいずれかのMTJ素子を配置することで、大容量不揮発性メモリを得ることができる。
なお、図13に示す第3実施形態の第1変形例による磁気メモリのように、強磁性層11および強磁性層19はそれぞれワード線30とビット線40に沿って延在していても良い。また、図14に示す第3実施形態の第2変形例による磁気メモリのように、強磁性層11および強磁性層19はそれぞれワード線30、30とビット線40、40に沿って延在していても良い。
なお、強磁性層11および強磁性層19の磁化の方向を固定するためにワード線と強磁性層11との間、および強磁性層19とビット線の間にそれぞれ、図10に示す反強磁性層21および反強磁性層22を挿入しても良い。また、これらの反強磁性層21および反強磁性層22もそれぞれワード線およびビット線方向に延在していても良い。
以上説明したように、第3実施形態においては、記憶素子となるMTJ素子として、第1および第2実施形態並びにそれらの変形例のいずれかのMTJ素子を用いるので、劣化の少ない抵抗変化機能を備えた磁気メモリを得ることができる。
(第4実施形態)
第4実施形態による磁気メモリを図15に示す。この第4実施形態の磁気メモリは、第1ワード線30Aとビット線40は互いに交差しており、さらにビット線40の上には第1ワード線30Aと平行な第2ワード線30Bが設けられており、第1ワード線30A、ビット線40、第2ワード線30Bは1点で交差している。この交差領域において、第1ワード線30Aとビット線40との交差領域に図6に示す第2実施形態のMTJ素子1Aを設け、ビット線40と第2ワード線30Bとの交差領域に図6に示す第2実施形態のMTJ素子1Aを設けた構成となっている。そして、この第4実施形態においては、第1ワード線30A/強磁性層11/トンネルバリア層13/イオン伝導層15a/イオン源層15b/強磁性層17/非磁性金属層18/強磁性層19/ビット線40/強磁性層11/トンネルバリア層13/イオン伝導層15a/イオン源層15b/強磁性層17/非磁性金属層18/強磁性層19/ビット線30Bの順序で積層された構造を有している。なお、記憶素子となるMTJ素子として、第1実施形態およびその変形例、または第2実施形態の変形例のMTJ素子を用いてもよい。
この第4実施形態においては、第1ワード線30Aとビット線40との間にセット電圧以上の電圧を印加して第1ワード線30Aとビット線40の間のMTJ素子の読み出しあるいは書き込みを行うことができるが、その際に第2ワード線30Bをフロートにしておくことで、ビット線40と第2ワード線30Bの間のMTJ素子にセット電圧以上の電圧がかかることがなく、絶縁状態を保つことができる。このため、上下のMTJ素子を独立に操作できるため、構造の立体化が可能である。また、図16に示すように、複数のワード線30A、30A、複数のビット線40、40、複数の第2ワード線30B、30Bを格子状に配列し、それらの交差領域にそれぞれ、第1乃至第2実施形態およびそれらの変形例のいずれかのMTJ素子を記憶素子として設ければ、大容量不揮発性メモリを得ることができる。
なお、図17に示すように、第1ワード線30Aとビット線40との交差領域に設けられるMTJ素子1Aと、ビット線40と第2ワード線30Bとの交差領域に設けられるMTJ素子1Aの積層順序が互いに逆となるように構成してもよい。例えば、第1ワード線30A/強磁性層11/トンネルバリア層13/イオン伝導層15a/イオン源層15b/強磁性層17/非磁性金属層18/強磁性層19/ビット線40/強磁性層19/非磁性金属層18/強磁性層17/イオン源層15b/イオン伝導層15a/トンネルバリア層13/強磁性層11/第2ワード線30Bの順序で積層された構造であってもよい。すなわち、ビット線40の上下のMTJ素子はビット線40に対して対称に積層された構造になっている。
以上説明したように、第4実施形態においては、記憶素子となるMTJ素子として、第1および第2実施形態並びにそれらの変形例のいずれかのMTJ素子を用いるので、劣化の少ない抵抗変化機能を備えた磁気メモリを得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1、1A、1B MTJ素子(磁気トンネル接合素子)
11 強磁性層
13 トンネルバリア層
15 抵抗変化層
15a イオン伝導層
15b イオン源層
16 Agフィラメント
17 強磁性層
18 非磁性金属層
19 強磁性層
21 反強磁性層
22 反強磁性層
30 ワード線
40 ビット線

Claims (10)

  1. 第1および第2強磁性層と、
    前記第1強磁性層と前記第2強磁性層との間に設けられたトンネルバリア層と、
    前記トンネルバリア層と前記第2強磁性層との間に設けられ金属元素を含むイオン源層と、
    前記トンネルバリア層と前記第2強磁性層との間に設けられ抵抗が可変のイオン伝導層と
    を備え、前記イオン伝導層は、前記イオン伝導層に所定値以上の電圧が印加されたときに第1抵抗値となり、前記電圧が印加されなくなったときに前記第1抵抗値よりも高い第2抵抗値となる磁気トンネル接合素子。
  2. 第1および第2強磁性層と、
    前記第1強磁性層と前記第2強磁性層との間に設けられたトンネルバリア層と、
    前記トンネルバリア層と前記第2強磁性層との間に設けられ金属元素を含むイオン源層と、
    前記トンネルバリア層と前記第2強磁性層との間に設けられ抵抗が可変のイオン伝導層と、
    を備え、前記イオン伝導層に所定値以上の電圧が印加されるとフィラメントが前記イオン伝導層に形成され、前記電圧が印加されなくなると前記フィラメントが崩壊する磁気トンネル接合素子。
  3. 前記イオン伝導層は、アモルファス半導体、シリコン酸化物、金属酸化物、またはカルコゲナイドのいずれかであ請求項1または2記載の磁気トンネル接合素子。
  4. 前記イオン源層は、AgまたはCuを含請求項1乃至3のいずれかに記載の磁気トンネル接合素子。
  5. 前記イオン源層は前記第2強磁性層側に設けられ、前記イオン伝導層は前記トンネルバリア層側に設けられてい請求項1乃至のいずれかに記載の磁気トンネル接合素子。
  6. 前記イオン源層は前記トンネルバリア層側に設けられ、前記イオン伝導層は前記第2強磁性層側に設けられてい請求項1乃至のいずれかに記載の磁気トンネル接合素子。
  7. 前記第2強磁性層に対して前記イオン源層と反対側に設けられた第3強磁性層と、
    前記第2強磁性層と前記第3強磁性層との間に設けられた非磁性金属層と、
    を更に備え、
    前記第1強磁性層は磁化の方向が固定された参照層であり、前記第2強磁性層は磁化の方向が可変の記憶層であり、前記第3強磁性層は磁化の方向が前記第1強磁性層の磁化の方向と反平行であ請求項1乃至のいずれかに記載の磁気トンネル接合素子。
  8. 前記第1強磁性層の磁化の方向を固定する第1反強磁性層と、
    前記第3強磁性層の磁化の方向を固定する第2反強磁性層と、
    を更に備えてい請求項記載の磁気トンネル接合素子。
  9. 第1配線と、
    前記第1配線と交差する第2配線と、
    前記第1配線と前記第2配線との交差領域に設けられた請求項1乃至のいずれかに記載の第1磁気トンネル接合素子と、
    を備えてい磁気メモリ。
  10. 前記第1配線と平行でかつ前記第2配線と交差する第3配線と、
    前記第2配線と前記第3配線との交差領域に設けられた請求項1乃至のいずれかに記載の第2磁気トンネル接合素子と、
    を更に備えてい請求項記載の磁気メモリ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014445A (ko) * 2017-08-02 2019-02-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리를 위한 동종의 하부 전극 비아(beva) 상부면을 형성하는 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6583818B2 (ja) * 2015-09-10 2019-10-02 国立研究開発法人物質・材料研究機構 固体電気化学反応による磁気特性制御構造及び方法並びに可変磁気抵抗型電気素子
KR102547815B1 (ko) * 2015-12-30 2023-06-27 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
KR101874171B1 (ko) 2016-03-24 2018-08-03 한양대학교 산학협력단 수직자기이방성을 갖는 mtj 구조 및 이를 포함하는 자성소자
JP7005452B2 (ja) * 2018-07-30 2022-01-21 株式会社東芝 磁気記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701427B2 (ja) * 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
JP4952985B2 (ja) * 2006-08-10 2012-06-13 独立行政法人科学技術振興機構 磁気抵抗効果素子及び不揮発性ランダムアクセス磁気メモリ
US7936585B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Non-volatile memory cell with non-ohmic selection layer
JP2012060024A (ja) * 2010-09-10 2012-03-22 Sony Corp 記憶素子および記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014445A (ko) * 2017-08-02 2019-02-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리를 위한 동종의 하부 전극 비아(beva) 상부면을 형성하는 방법
US10276485B2 (en) 2017-08-02 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory
US10529658B2 (en) 2017-08-02 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory
KR102066247B1 (ko) * 2017-08-02 2020-01-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리를 위한 동종의 하부 전극 비아(beva) 상부면을 형성하는 방법
US11315861B2 (en) 2017-08-02 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a homogeneous bottom electrode via (BEVA) top surface for memory

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