JP6290487B1 - 磁気メモリ - Google Patents
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Abstract
【課題】記憶層の磁化反転を容易に行うことのできるとともに漏れ磁場の影響を低減することのできる磁気メモリを提供する。【解決手段】本実施形態による磁気メモリは、第１乃至第３端子と、第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子であって、前記第２非磁性層は前記導電層のスピンホール角と符号の異なるスピンホール角を有する磁気抵抗素子と、を備えている。【選択図】図１
Description
本発明の実施形態は、磁気メモリに関する。
トンネル型磁気抵抗効果（ＴＭＲ(Tunneling MagnetoResistance effect)）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ(Magnetic Random Access Memory)）は、次世代の不揮発性メモリの一つとして注目されている。
近年、電流駆動型であるＳＴＴ(Spin Transfer Torque)−ＭＲＡＭの実用化が期待されている。しかし、大容量化に伴う微細化により素子特性バラツキが増大し、読出し電流、書込み電流、トランジスタ電流、ＭＴＪ素子の破壊電流間のマージンを、各電流バラツキを押さえることで確保することが難しくなってきている。
そこで、スピン軌道相互作用（ＳＯＴ(Spin Orbit Torque)）を利用したＳＯＴ−ＭＲＡＭが提案されている。このＳＯＴ−ＭＲＡＭは、非磁性層（ＳＯ層ともいう）上にＭＴＪ素子が配置され、非磁性層に書き込み電流を流すことにより、ＭＴＪ素子の記憶層の磁化を反転する構成を有している。また、読み出しは、非磁性層とＭＴＪ素子の参照層との間に読み出し電流を流すことにより行う。このため、ＳＯＴ−ＭＲＡＭにおいては、書込み電流の経路と読出し電流の経路を分けることができ、ＭＴＪ素子の破壊電流を低減することが可能となり、微細化に伴うバラツキのマージンの制限を改善することができる。
しかし、これまでの研究ではＳＯＴ効果のある非磁性層は、記憶層の下部に直接接合されている。そして、記憶層の反転には記憶層の下部に配置された非磁性層（以下、ＳＯ層とも云う）によって行われるため、反転電流を下げるためにはスピンホール角の大きな非磁性材料をＳＯ層として用いることが好ましいとされていた。
また、ＳＯＴ−ＭＲＡＭは、微細化するにつれて、他のメモリセルのメモリ素子への漏れ磁場の影響が大きくなるという課題がある。
一方、磁性層を、互いに符号の異なるスピンホール角を有する２つの非磁性層で挟みこんだ構造が提案されている。そして、上記構造により、上記磁性層へスピン注入をより良く行うことが可能となり、上記磁性層の磁化を反転することができることが報告されている。しかし、上記構造を磁気メモリに応用することは、開示することも示唆することもされていない。
本実施形態は、記憶層の磁化反転を容易に行うことのできるとともに漏れ磁場の影響を低減することのできる磁気メモリを提供する。
本実施形態による磁気メモリは、第１乃至第３端子と、第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子であって、前記第２非磁性層は前記導電層のスピンホール角と符号の異なるスピンホール角を有する磁気抵抗素子と、を備えている。
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
これまでのＳＯＴ−ＭＲＡＭでは、記憶層の反転は、記憶層の下部に配置されたＳＯ層によって行われるため、反転電流を下げるためにはスピンホール角の大きな非磁性材料が用いられていた。磁性層を、互いに符号の異なるスピンホール角を有する２つの非磁性層で挟みこんだ積層構造をＳＯＴ−ＭＲＡＭに用いた場合は、反転電流の低減させることが可能となる。しかし、第１非磁性層／磁性層／第２非磁性層からなる積層構造へ電流を流すことが求められる。さらに第１非磁性層／磁性層／第２非磁性層からなる積層構造を記憶層として用いるためには、磁性層の面をＳＯ層の表面に配置することが好ましく、構造に工夫がいる。
そこで、本願発明者達は、鋭意研究に努めた結果、互いに符号の異なるスピンホール角を有する第１および第２非磁性層に挟まれた第１磁性層と、第２磁性層との積層構造を記憶層に用いたＳＯＴ−ＭＲＡＭを構成すれば、記憶層の磁化の反転電流を抑制することが可能になるとともに、さらに漏れ磁場の影響を低減させることが可能となると、考えた。以下に、上記構造を有する磁気メモリを実施形態として説明する。
以下に、本発明の各実施形態について図面を参照して説明する。図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合があっても、図面により互いに寸法や比率が異なって表される場合もある。
本実施形態による磁気メモリは、第１乃至第３端子と、第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子であって、前記第２非磁性層は前記導電層のスピンホール角と符号の異なるスピンホール角を有する磁気抵抗素子と、を備えている。
（第１実施形態）
第１実施形態による磁気メモリについて図１を参照して説明する。
第１実施形態による磁気メモリについて図１を参照して説明する。
この第１実施形態の磁気メモリは、少なくとも１つのメモリセル１０を有し、このメモリセル１０は、導電性の非磁性層１２（導電層１２とも云う）と、この非磁性層１２に配置された磁気抵抗素子２０と、を備えている。非磁性層１２は、第１乃至第３部分を有し、第１部分は第２部分と第３部分との間に位置する。
磁気抵抗素子２０は、記憶層２１と、非磁性層２２と、参照層２３とが、この順序で非磁性層１２の第１部分に配置されている。すなわち、記憶層２１は、非磁性層１２の第１部分と参照層２３との間に配置され、非磁性層２２は記憶層２１と参照層２３との間に配置される。参照層２３は磁化方向が固定された磁性層（第１磁性層）を含み、記憶層２１は磁化方向が可変の磁性層（第２磁性層）を含む。ここで、「磁化方向が固定である」とは、書き込み動作の前後で磁化方向が変化しないことを意味し、「磁化方向が可変である」とは、書き込み動作の前後で磁化方向が変化可能であることを意味する。なお、磁気抵抗素子２０は、非磁性層２２が絶縁性の非磁性層の場合はＭＴＪ素子となり、導電性の非磁性層の場合はＧＭＲ(Giant Magneto Resistive)素子となる。以下の説明では、磁気抵抗素子２０はＭＴＪ素子とする。
ＭＴＪ素子２０においては、記憶層２１は、磁性層（第２磁性層）２１ａと、非磁性層２１ｂと、磁性層（第３磁性層）２１ｃが、この順序で積層された構造を備えている。すなわち、磁性層２１ａは非磁性層１２の第１部分と非磁性層２２との間に配置され、非磁性層２１ｂは磁性層２１ａと非磁性層２２との間に配置され、磁性層２１ｃは、非磁性層２１ｂと非磁性層２２との間に配置される。磁性層２１ａと磁性層２１ｃは、非磁性層２１ｂを介して反強磁性交換結合または強磁性交換結合する。しかし、反強磁性交換結合することにより、隣接するメモリセルへの漏れ磁場の影響を低減することができるので、より好ましい。交換結合しているので、書き込み時に、磁性層２１ａおよび磁性層２１ｃの磁化方向は、一方が反転すれば、他方も反転する。
非磁性層１２に端子１３ａ、１３ｂが電気的に接続し、参照層２３に端子２４が電気的に接続する。なお、２つの部材が電気的に接続されるとは、その間に導電性の他の部材を介して接続されていてもよいし、上記２つの部材が直接接続していてもよいことを意味する。端子１３ａと端子１３ｂとの間に書き込み電流が流される。端子２４と、端子１３ａおよび端子１３ｂのうちの一方との間に読み出し電流が流される。
なお、上記説明では、ＭＴＪ素子２０は、導電層１２の上方に配置されたが、下方に配置されてもよい。
非磁性層１２と非磁性層２１ｂは、ＳＯＴ効果が発現する材料で構成され、それぞれＳＯＴ効果を示す指標であるスピンホール角ΘＳＨは互いに逆符号の関係を保持している。すなわち、非磁性層１２のスピンホール角ΘＳＨがマイナスの場合は非磁性層２１ｂのスピンホール角ΘＳＨがプラスとなり、非磁性層１２のスピンホール角ΘＳＨがプラスの場合は非磁性層２１ｂのスピンホール角ΘＳＨがマイナスとなっている。
本実施形態においては、非磁性層２１ｂは非磁性層１２よりも抵抗率が低い材料であることが好ましく、更に磁性層２１ａの抵抗率に対しても低い材料であることがより好ましい。このように構成することより、非磁性層２１ｂへ電流を流すことが可能になり、以下の理由から好ましい。端子１３ｂから端子１３ａに非磁性層１２中に書き込み電流を流すと、書き込み電子流Ｉｗが端子１３ａから端子１３ｂに向かって非磁性層１２中を流れる。すると、図２に示すように、アップスピンおよびダウンスピンの一方、例えばアップスピンを有するスピン偏極した電子が非磁性層１２中のＭＴＪ素子２０側の面、すなわち非磁性層１２の上面に流れ、ダウンスピンを有するスピン偏極した電子が非磁性層１２中のＭＴＪ素子２０とは反対側の面、すなわち非磁性層１２の下面に流れる。これにより、ＭＴＪ素子２０の直下の非磁性層１２には、下面から上面に向かうかまたは上面から下面に向かってスピン流が流れ、このスピン流が磁性層２１ａの磁化にスピントルクを及ぼし、磁性層２１ａの磁化方向を反転可能にする。本実施形態においては、更に、書き込み電子流Ｉｗの一部は、磁性層２１ａを介して非磁性層２１ｂに流れる。非磁性層２１ｂのスピンホール角と非磁性層１２のスピンホール角は符号が互いに逆であるから、非磁性層２１ｂに流れた書き込み電子流Ｉｗの一部は分流し、磁性層２１ａ側の面（下面）にはアップスピンを有するスピン偏極した電子が流れ、磁性層２１ｃ側の面（上面）にはダウンスピンを有するスピン偏極した電子が流れる。これにより、磁性層２１ａの磁化は、非磁性層１２および非磁性層２１ｂから同じ方向のスピントルクを受ける。これにより、記憶層２１が積層構造を有しない単層の場合に比べて、磁性層２１ａの磁化の反転をより容易に行うことができる。なお、図２では、スピンの方向は面内方向（ＭＴＪ素子２０の積層方向に直交する方向）であったが、面直方向（ＭＴＪ素子２０の積層方向）であってもよい。
なお、書き込み電流を流す際に、参照層２３に接続された端子２４に電圧を印加してもよい。電圧を印加することにより、記憶層なる磁性層２１ａおよび磁性層２１ｃの一軸磁気異方性を変化させ、記憶層２１の磁化方向をより反転し易くすることができる。
非磁性層１２および非磁性層２１ｂは金属元素を含む。スピンホール角ΘＳＨがマイナスとなる非磁性材料としては、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含む材料が用いられる。ここで、「Ａ−Ｂ」は、元素Ａと元素Ｂとを含む合金を意味する。
また、スピンホール角ΘＳＨがプラスとなる非磁性材料としては、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含む材料が用いられる。
更に非磁性層２１ｂの厚さは、磁性層２１ａと磁性層２１ｃの反強磁性結合を発現させるため、３ｎｍ以下であることが好ましい。
磁性層２１ａ、磁性層２１ｃ、参照層２３の材料としては特に制限は無く、Ｆｅ、Ｃｏ、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｃｏ−Ｃｒ−Ｆｅ−Ａｌ系、Ｃｏ−Ｃｒ−Ｆｅ−Ｓｉ系、Ｃｏ−Ｍｎ−Ｓｉ系、Ｃｏ−Ｍｎ−Ａｌなどのホイスラー材料からなる群より選ばれる少なくとも１種類の層であることが好ましい。
記憶層２１と参照層２３との間に配置されるトンネルバリアとなる非磁性層は、ＭｇＯ，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯｘ，およびＨｆＯｘからなる群から選択された少なくとも１つの材料を用いるか、または、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，およびＹｂからなる群から選択された少なくとも１つの元素の酸化物または窒化物を用いることが好ましい。また非磁性層２２の厚さは、１ｎｍ以下であることが好ましい。
（第１変形例）
また、図３に第１実施形態の第１変形例による磁気メモリのメモリセル１０Ａの断面を示す。この第１変形例の磁気メモリは、少なくとも１つのメモリセル１０Ａを有し、このメモリセル１０Ａは非磁性層１２と、この非磁性層１２に配置されたＭＴＪ素子２０Ａとを備えている。ＭＴＪ素子２０Ａは、図１に示す第１実施形態のメモリセル１０のＭＴＪ素子２０において、記憶層２１を記憶層２１Ａに置き換えた構成を有している。この記憶層２１Ａは、図１に示す記憶層２１において、磁性層２１ａおよび非磁性層２１ｂを複数階繰り返して積層し、最上層に磁性層２１ｃを配置した構成を有している。図３では磁性層２１ａおよび非磁性層２１ｂが２回積層された構造、すなわち磁性層２１ａ１、非磁性層２１ｂ１、磁性層２１ａ２、非磁性層２１ｂ２がこの順序で非磁性層１２上に積層され、最上層に磁性層２１ｃが積層された構造を有している。なお、磁性層２１ａ１および磁性層２１ａ２は非磁性層２１ｂ１を介して反強磁性結合し、磁性層２１ａ２および磁性層２１ｃは非磁性層２１ｂ２を介して反強磁性結合している。このような構造を記憶層２１Ａが有することにより、記憶層２１Ａの磁化の熱安定性が向上し、磁気メモリとしてのバラつきを抑制することができる。
また、図３に第１実施形態の第１変形例による磁気メモリのメモリセル１０Ａの断面を示す。この第１変形例の磁気メモリは、少なくとも１つのメモリセル１０Ａを有し、このメモリセル１０Ａは非磁性層１２と、この非磁性層１２に配置されたＭＴＪ素子２０Ａとを備えている。ＭＴＪ素子２０Ａは、図１に示す第１実施形態のメモリセル１０のＭＴＪ素子２０において、記憶層２１を記憶層２１Ａに置き換えた構成を有している。この記憶層２１Ａは、図１に示す記憶層２１において、磁性層２１ａおよび非磁性層２１ｂを複数階繰り返して積層し、最上層に磁性層２１ｃを配置した構成を有している。図３では磁性層２１ａおよび非磁性層２１ｂが２回積層された構造、すなわち磁性層２１ａ１、非磁性層２１ｂ１、磁性層２１ａ２、非磁性層２１ｂ２がこの順序で非磁性層１２上に積層され、最上層に磁性層２１ｃが積層された構造を有している。なお、磁性層２１ａ１および磁性層２１ａ２は非磁性層２１ｂ１を介して反強磁性結合し、磁性層２１ａ２および磁性層２１ｃは非磁性層２１ｂ２を介して反強磁性結合している。このような構造を記憶層２１Ａが有することにより、記憶層２１Ａの磁化の熱安定性が向上し、磁気メモリとしてのバラつきを抑制することができる。
この第１変形例も第１実施形態と同様の効果を奏することができる。
（第２変形例）
また、図４に第１実施形態の第２変形例による磁気メモリのメモリセル１０Ｂの断面を示す。この第２変形例の磁気メモリは、少なくとも１つのメモリセル１０Ｂを有し、このメモリセル１０Ｂは非磁性層１２と、この非磁性層１２に配置されたＭＴＪ素子２０Ｂとを備えている。ＭＴＪ素子２０Ｂは、図１に示す第１実施形態のメモリセル１０のＭＴＪ素子２０において、磁性層２１ａを、磁性層２１ａ１、非磁性層２１ｂ１ａ、非磁性層２１ｂ１ｂ、および磁性層２１ａ２がこの順序で非磁性層１２に積層された積層構造を有している。磁性層２１ａ１および磁性層２１ａ２は、非磁性層２１ｂ１ａおよび非磁性層２１ｂ１ｂを介して強磁性結合し、磁性層２１ａ２は磁性層２１ｃと、非磁性層２１ｂを介して反強磁性結合している。非磁性層２１ｂ１ａは、非磁性層１２のスピンホール角と逆符号のスピンホール角を有し、非磁性層２１ｂ１ｂは、非磁性層２１ｂ１ａのスピンホール角と逆符号のスピンホール角を有している。
また、図４に第１実施形態の第２変形例による磁気メモリのメモリセル１０Ｂの断面を示す。この第２変形例の磁気メモリは、少なくとも１つのメモリセル１０Ｂを有し、このメモリセル１０Ｂは非磁性層１２と、この非磁性層１２に配置されたＭＴＪ素子２０Ｂとを備えている。ＭＴＪ素子２０Ｂは、図１に示す第１実施形態のメモリセル１０のＭＴＪ素子２０において、磁性層２１ａを、磁性層２１ａ１、非磁性層２１ｂ１ａ、非磁性層２１ｂ１ｂ、および磁性層２１ａ２がこの順序で非磁性層１２に積層された積層構造を有している。磁性層２１ａ１および磁性層２１ａ２は、非磁性層２１ｂ１ａおよび非磁性層２１ｂ１ｂを介して強磁性結合し、磁性層２１ａ２は磁性層２１ｃと、非磁性層２１ｂを介して反強磁性結合している。非磁性層２１ｂ１ａは、非磁性層１２のスピンホール角と逆符号のスピンホール角を有し、非磁性層２１ｂ１ｂは、非磁性層２１ｂ１ａのスピンホール角と逆符号のスピンホール角を有している。
このような構造を記憶層２１Ｂが有することにより、記憶層２１Ｂの磁化の熱安定性が向上し、磁気メモリとしてのバラつきを抑制することができる。更に、磁性層２１ａ１の磁化を反転させる電流をより低減することができる。なお、磁性層２１ａ１、非磁性層２１ｂ１ａ、非磁性層２１ｂ１ｂ、および磁性層２１ａ２からなる積層構造を複数回繰り返した構造であってもよい。
この第２変形例も第１実施形態と同様の効果を奏することができる。
以上説明したように、第１実施形態およびその変形例によれば、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。
（第２実施形態）
第２実施形態による磁気メモリのメモリセルの断面を図５に示す。この第２実施形態のメモリセル１０Ｃは、図１に示す第１実施形態のメモリセル１０において、ＭＴＪ素子２０をＭＴＪ素子２０Ｃに置き換え、このＭＴＪ素子２０Ｃは、ＭＴＪ素子２０において、記憶層２１を記憶層２１Ｃに置き換えた構成を有している。記憶層２１Ｃは、磁性層２１ａおよび非磁性層２１ｂが非磁性層１２に向かって広がるテーパー形状を有している。これにより、書込み電流の垂直成分を低減させることが可能となるので、ＳＯＴ効果がより発現し易くなくなり、記憶層の磁化反転をより容易に行うことができる。
第２実施形態による磁気メモリのメモリセルの断面を図５に示す。この第２実施形態のメモリセル１０Ｃは、図１に示す第１実施形態のメモリセル１０において、ＭＴＪ素子２０をＭＴＪ素子２０Ｃに置き換え、このＭＴＪ素子２０Ｃは、ＭＴＪ素子２０において、記憶層２１を記憶層２１Ｃに置き換えた構成を有している。記憶層２１Ｃは、磁性層２１ａおよび非磁性層２１ｂが非磁性層１２に向かって広がるテーパー形状を有している。これにより、書込み電流の垂直成分を低減させることが可能となるので、ＳＯＴ効果がより発現し易くなくなり、記憶層の磁化反転をより容易に行うことができる。
この第２実施形態の磁気メモリの製造方法について図６を参照して説明する。
まず、図示しない基板上に、非磁性層１２、磁性層２１ａ、非磁性層２１ｂ、磁性層２１ｃ、非磁性層２２、磁性層２３を順次成膜し、その後、磁性層２３上にレジストを塗布しフォトリソグラフィー技術を用いてパターニングし、レジストパターン５０を形成する（図６）。パターニングの方法はこの方法に限ったものではない。
パターニング後に、例えばイオンミリングなどの手法により、磁性層２３、非磁性層２２、磁性層２１ｃまでを加工する。この時、イオンの入射角度はレジストパターン５０の上面の鉛直線に対してほぼ０度に設定される。
その後、イオンの入射角度を大きくして傾けて、斜め方向からのイオンミリングを行うことにより、非磁性層２１ｂと磁性層２１ａを加工する。これにより非磁性層２１ｂと磁性層２１ａの側面にテーパーを付けることが可能となる。
この第２実施形態の磁気メモリも第１実施形態と同様に、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。
（第３実施形態）
第３実施形態による磁気メモリのメモリセルの断面を図７に示す。この第３実施形態のメモリセル１０Ｄは、図１に示す第１実施形態のメモリセル１０において、磁性層２１ａおよび非磁性層２１ｂの側部に非磁性層１２と同じ元素を含む層２６が配置された構成を有している。この層２６は、例えば非磁性層１２が加工された際に付着する層であり、通常非磁性層１２と同じ元素、またはその酸化物、あるいは窒化物を含む。なお、層２６の非磁性層１２からの高さは、磁性層２１ａおよび非磁性層２１ｂの厚さの和よりも小さくてもよい。
第３実施形態による磁気メモリのメモリセルの断面を図７に示す。この第３実施形態のメモリセル１０Ｄは、図１に示す第１実施形態のメモリセル１０において、磁性層２１ａおよび非磁性層２１ｂの側部に非磁性層１２と同じ元素を含む層２６が配置された構成を有している。この層２６は、例えば非磁性層１２が加工された際に付着する層であり、通常非磁性層１２と同じ元素、またはその酸化物、あるいは窒化物を含む。なお、層２６の非磁性層１２からの高さは、磁性層２１ａおよび非磁性層２１ｂの厚さの和よりも小さくてもよい。
このような構成にすることにより、書込み電流の垂直成分を低減させことが可能となり、ＳＯＴ効果がより発現し易くなり、記憶層の磁化反転をより容易に行うことができる。
この第３実施形態の磁気メモリも第１実施形態と同様に、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。
（第４実施形態）
第４実施形態による磁気メモリのメモリセルの断面を図８に示す。この第４実施形態のメモリセル１０Ｅは、図１に示す第１実施形態のメモリセル１０において、磁性層２１ａおよび非磁性層２１ｂの側部に一対の電極２８ａ、２８ｂを新たに配置した構造を有している。これらの電極２８ａ、２８ｂは、非磁性層２１ｂよりも低抵抗な材料を用いて形成される。これにより、書込み電流の垂直成分を低減させるとともに、非磁性層２１ｂに書き込み電流をより多く流すことが可能となり、ＳＯＴ効果がより発現し易くなり、記憶層の磁化反転をより容易に行うことができる。また、書き込み電流が流れる経路、特に非磁性層１２の配線抵抗を低減することが可能となり、消費電力を低減させる効果も得ることができる。なお、電極２８ａ、２８ｂの非磁性層１２からの高さは、磁性層２１ａおよび非磁性層２１ｂの厚さの和よりも小さくてもよい。
第４実施形態による磁気メモリのメモリセルの断面を図８に示す。この第４実施形態のメモリセル１０Ｅは、図１に示す第１実施形態のメモリセル１０において、磁性層２１ａおよび非磁性層２１ｂの側部に一対の電極２８ａ、２８ｂを新たに配置した構造を有している。これらの電極２８ａ、２８ｂは、非磁性層２１ｂよりも低抵抗な材料を用いて形成される。これにより、書込み電流の垂直成分を低減させるとともに、非磁性層２１ｂに書き込み電流をより多く流すことが可能となり、ＳＯＴ効果がより発現し易くなり、記憶層の磁化反転をより容易に行うことができる。また、書き込み電流が流れる経路、特に非磁性層１２の配線抵抗を低減することが可能となり、消費電力を低減させる効果も得ることができる。なお、電極２８ａ、２８ｂの非磁性層１２からの高さは、磁性層２１ａおよび非磁性層２１ｂの厚さの和よりも小さくてもよい。
この第４実施形態の磁気メモリも第１実施形態と同様に、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。
（第５実施形態）
第５実施形態による磁気メモリのメモリセルの断面を図９に示す。この第５実施形態のメモリセル１０Ｆは、図１に示す第１実施形態のメモリセル１０の非磁性層１２の下部にシリコンナノワイヤ３０が形成され、このシリコンナノワイヤ３０の、ＭＴＪ素子２０直下以外の領域３１ａ、３１ｂが不純物によりドープされている。
第５実施形態による磁気メモリのメモリセルの断面を図９に示す。この第５実施形態のメモリセル１０Ｆは、図１に示す第１実施形態のメモリセル１０の非磁性層１２の下部にシリコンナノワイヤ３０が形成され、このシリコンナノワイヤ３０の、ＭＴＪ素子２０直下以外の領域３１ａ、３１ｂが不純物によりドープされている。
このような構成とすることにより、書き込み電流が流れる経路、特に非磁性層１２の配線抵抗を低減することが可能となり、消費電力を低減させる効果を得ることができる。
この第５実施形態の磁気メモリも第１実施形態と同様に、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。
以上説明した各実施形態およびその変形例に記載された構造を組み合わせて磁気メモリを形成してもよい。
以下、実施例を参照して本発明の実施形態をさらに詳細に説明する。
（実施例１）
実施例１について図１０乃至図１２を参照して説明する。この実施例１は、Ｓｉ基板６０上に、非磁性層１２として厚さ１０ｎｍのＰｔ層を形成し、磁性層２１ａとして厚さ１ｎｍのＣｏＦｅ層を形成し、非磁性層２１ｂとして厚さ２ｎｍのＰｔ層を形成し、磁性層２１ｃとして厚さ１ｎｍのＦｅ層を形成し、非磁性層２２として厚さ１ｎｍのＭｇＯ層を形成し、参照層となる磁性層２３として厚さ５ｎｍのＦｅ層を形成した第１サンプルを準備する。また、第１サンプルにおいて、非磁性層２１ｂとして厚さ２ｎｍのＰｔ層の代わりに厚２ｎｍのＷ層を用いた第２サンプルを準備する。これらの第１および第２サンプルの作製には超高真空スパッタ装置を用いる。
実施例１について図１０乃至図１２を参照して説明する。この実施例１は、Ｓｉ基板６０上に、非磁性層１２として厚さ１０ｎｍのＰｔ層を形成し、磁性層２１ａとして厚さ１ｎｍのＣｏＦｅ層を形成し、非磁性層２１ｂとして厚さ２ｎｍのＰｔ層を形成し、磁性層２１ｃとして厚さ１ｎｍのＦｅ層を形成し、非磁性層２２として厚さ１ｎｍのＭｇＯ層を形成し、参照層となる磁性層２３として厚さ５ｎｍのＦｅ層を形成した第１サンプルを準備する。また、第１サンプルにおいて、非磁性層２１ｂとして厚さ２ｎｍのＰｔ層の代わりに厚２ｎｍのＷ層を用いた第２サンプルを準備する。これらの第１および第２サンプルの作製には超高真空スパッタ装置を用いる。
次に、第１および第２サンプルの磁性層２３上にそれぞれ、レジストを塗布し、ＭＴＪ素子の形状にパターニングしたレジストパターンを形成する。このレジストパターンをマスクとして、磁性層２３、非磁性層２２、磁性層２１ｃ、非磁性層２１ｂ、および磁性層２１ａをパターニングし、それ以外の部分をミリング法により除去する。
次に、再度レジストを塗布し、このレジストをパターニングして図示しないレジストパターンを形成する。このレジストパターンに金属を堆積し、リフトオフを行うことにより、非磁性層１２上に電極（端子）１３ａ、１３ｂを形成するとともに、参照層２３上に電極（端子）２４を形成し、デバイスを完成する（図１１）。作製したデバイスの非磁性層２１ｂとしてＰｔ層を用いたものを第１デバイス、Ｗ層を用いたものを第２デバイスとする。
図１２に、第１デバイスの磁気抵抗（ＭＲ）特性の測定結果を示す。横軸は外部磁場の磁束密度Ｂ（Ｏｅ）を示し、縦軸は抵抗Ｒ（Ω）を示す。実線は外部磁場をマイナスからプラス方向に変化させた場合の特性を示し、破線は外部磁場をプラスからマイナス方向に変化させた場合の特性を示す。抵抗Ｒが高くなっている領域が磁化が反平行状態になっている。図１２から、第１デバイスは、外部磁場に対して平行および反平行状態が実現しており、メモリとして機能していることがわかる。
次に、第１および第２デバイスのヒステリシススイッチングループを評価した。その結果を図１３に示す。図１３から、第２デバイスのほうが第１デバイスに比べてスイッチング電流（反転電流）が低減していることがわかる。これは、非磁性層１２のスピンホール角と逆符号のスピンホール角を有した非磁性材料（この場合はＷ）を非磁性層２１Ｂに用いることにより、反転電流が低減したことを示している。
（実施例２）
実施例２として、非磁性層１２と非磁性層２１ｂの材料候補について調べた結果を図１４に示す。図１４は、各候補材料のスピンホール角ΘＳＨ、抵抗率、強磁性結合の種類を示したものである。また、例えば磁性層２１ａにＦｅ層を用いた場合での比抵抗の関係を合わせて示した。
実施例２として、非磁性層１２と非磁性層２１ｂの材料候補について調べた結果を図１４に示す。図１４は、各候補材料のスピンホール角ΘＳＨ、抵抗率、強磁性結合の種類を示したものである。また、例えば磁性層２１ａにＦｅ層を用いた場合での比抵抗の関係を合わせて示した。
図１に示す第１実施形態の磁気メモリを実現するためには、非磁性層２１ｂとして反強磁性結合するＷ、Ｔａ、Ｒｅ、Ｃｕ、またはＣｕ−Ｂｉを用いることが期待され、それ以外は非磁性層１２の材料候補として期待される。ただし、非磁性層１２に反強磁性結合する材料が使われても良い。
次に、抵抗率の観点では、非磁性層２１ｂとして抵抗率の低いＷ、Ａｇ、Ａｕ、Ｃｕ、またはＣｕ−Ｂｉを用いることが期待される。ただし、Ｒｅのような抵抗率の高い材料を非磁性層１２に用いた場合にはその限りではない。以上の結果から、反強磁性結合し抵抗率の低い材料であるＷ、Ｃｕ、またはＣｕ−Ｂｉを非磁性層２１ｂに用いることで図１に示す第１実施形態の磁気メモリを実現することができる。
（第６実施形態）
第６実施形態による磁気メモリについて図１５を参照して説明する。図１５は、第６実施形態の磁気メモリの回路図である。この第６実施形態の磁気メモリは、メモリセルＭＣがアレイ状に配置されたメモリセルアレイ１００と、同一列方向に配置されたメモリセルＭＣに対応して設けられた２本のワード線ＷＬ１、ＷＬ２と、同一行方向に配置されたメモリセルＭＣに対応して設けられた３本のビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線選択回路１１０と、ビット線選択回路１２０ａ、１２０ｂと、書き込み回路１３０ａ、１３０ｂと、読み出し回路１４０ａ、１４０ｂと、を備えている。
第６実施形態による磁気メモリについて図１５を参照して説明する。図１５は、第６実施形態の磁気メモリの回路図である。この第６実施形態の磁気メモリは、メモリセルＭＣがアレイ状に配置されたメモリセルアレイ１００と、同一列方向に配置されたメモリセルＭＣに対応して設けられた２本のワード線ＷＬ１、ＷＬ２と、同一行方向に配置されたメモリセルＭＣに対応して設けられた３本のビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線選択回路１１０と、ビット線選択回路１２０ａ、１２０ｂと、書き込み回路１３０ａ、１３０ｂと、読み出し回路１４０ａ、１４０ｂと、を備えている。
各メモリセルＭＣは、図１に示す第１実施形態の磁気メモリのメモリセル１０であって、トランジスタ４０、４２と、を備えている。メモリセルＭＣは、図１に示すように、非磁性層１２と、磁気抵抗素子（ＭＴＪ素子）２０と、を有している。
磁気抵抗素子２０の一端は導電層１２に接続され、他端はトランジスタ４２のソースおよびドレインのうちの一方に接続される。トランジスタ４２は、ソースおよびドレインのうちの他方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続される。導電層１２は、第１端子（図１の端子１３ａ）がトランジスタ４０のソースおよびドレインのうちの一方に接続され、第２端子（図１の端子１３ｂ）がビット線ＢＬ３に接続される。トランジスタ４０は、ソースおよびドレインの他方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続される。
（書き込み動作）
次に、メモリセルへの書き込みについて説明する。まず、書き込みを行うメモリセルＭＣのトランジスタ４０がオン状態となるように、このトランジスタ４０のゲートが接続されているワード線ＷＬ２にワード線選択回路１１０がハイレベルの電位を印加する。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ４０もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ４０のゲートに接続されるワード線ＷＬ１および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
次に、メモリセルへの書き込みについて説明する。まず、書き込みを行うメモリセルＭＣのトランジスタ４０がオン状態となるように、このトランジスタ４０のゲートが接続されているワード線ＷＬ２にワード線選択回路１１０がハイレベルの電位を印加する。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ４０もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ４０のゲートに接続されるワード線ＷＬ１および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、書き込みを行うメモリセルＭＣに接続されるビット線ＢＬ２およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ２およびＢＬ３に、書き込み回路１３０ａ、１３０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に書き込み電流が流される。この書き込み電流によって磁気抵抗素子２０の記憶層２１（図１参照）の磁化方向が磁化反転可能となり、書き込みが行われる。なお、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの他方から一方に書き込み電流を流せば、磁気抵抗素子２０の記憶層２１（図１参照）の磁化方向が、前述した場合と反対方向に磁化反転可能となり、書き込みが行われる。
（読み出し動作）
次に、メモリセルからの読み出し動作について説明する。まず、読み出しを行うメモリセルＭＣに接続されるワード線ＷＬ１にハイレベルの電位を印加し、上記メモリセルＭＣ内のトランジスタ４２をオン状態にする。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ４２もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ４０のゲートに接続されるワード線ＷＬ２および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
次に、メモリセルからの読み出し動作について説明する。まず、読み出しを行うメモリセルＭＣに接続されるワード線ＷＬ１にハイレベルの電位を印加し、上記メモリセルＭＣ内のトランジスタ４２をオン状態にする。このとき、上記メモリセルＭＣが属する列の他のメモリセルＭＣにおけるトランジスタ４２もオン状態となる。しかし、上記メモリセルＭＣ内のトランジスタ４０のゲートに接続されるワード線ＷＬ２および他の列に対応するワード線ＷＬ１、ＷＬ２はそれぞれ、ロウレベルの電位が印加される。
続いて、読み出しを行うメモリセルＭＣに接続されるビット線ＢＬ１およびＢＬ３がビット線選択回路１２０ａ、１２０ｂによって選択される。そして、この選択されたビット線ＢＬ１およびビット線ＢＬ３に、読み出し回路１４０ａ、１４０ｂによって、ビット線選択回路１２０ａおよびビット線選択回路１２０ｂのうちの一方から他方に読み出し電流が流される。このとき、例えば、上記選択されたビット線ＢＬ１およびＢＬ３間の電圧を読み出し回路１４０ａ、１４０ｂによって検出することにより、磁気抵抗素子２０の記憶層２１（図１参照）と参照層２３との間に磁化方向が互いに平行状態（同じ向き）にあるか、または互いに反平行状態（逆向き）にあるかを検出することができる。すなわち、読み出しを行うことができる。
この第６実施形態も第１実施形態と同様に、記憶層の磁化反転を容易に行うことが可能となるとともに漏れ磁場の影響を低減することが可能となる磁気メモリを提供することができる。なお、第６実施形態においては、メモリセルＭＣとして第１実施形態の磁気メモリのメモリセル１０を用いて説明したが、第１実施形態の変形例、第２乃至第５実施形態の磁気メモリのメモリセルを用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０，１０Ａ〜１０Ｆ・・・メモリセル、１２・・・非磁性層（導電層）、１３ａ・・・端子、１３ｂ・・・端子、２０・・・磁気抵抗素子（ＭＴＪ素子）、２１・・・記憶層、２１ａ，２１ａ１，２１ａ２・・・磁性層、２１ｂ，２１ｂ１，２１ｂ２、２１ｂ３、２１ｂ１ａ，２１ｂ１ｂ・・・非磁性層、２２・・・非磁性絶縁層、２３・・・参照層、２４・・・端子、４０，４２・・・トランジスタ、１００・・・メモリセルアレイ、１１０・・・ワード線選択回路、１２０ａ，１２０ｂ・・・ビット線選択回路、１３０ａ，１３０ｂ・・・書き込み回路、１４０ａ，１４０ｂ・・・読み出し回路１４０ａ、１４０ｂ
Claims (12)
- 第１乃至第３端子と、
第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、
前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子であって、前記第２非磁性層は前記導電層のスピンホール角と符号の異なるスピンホール角を有する磁気抵抗素子と、
を備えた磁気メモリ。 - 前記導電層の材料は、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含む請求項１記載の磁気メモリ。
- 前記導電層の材料は、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含む請求項１記載の磁気メモリ。
- 第１乃至第３端子と、
第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、
前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子と、
を備え、
前記導電層の材料は、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含み、
前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記導電層に含まれる元素と同じ元素を含む第１の層が配置された磁気メモリ。 - 第１乃至第３端子と、
第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、
前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子と、
を備え、
前記導電層の材料は、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含み、
前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記導電層に含まれる元素と同じ元素を含む第１の層が配置された磁気メモリ。 - 前記第２非磁性層は前記導電層より抵抗率が低くかつ第２磁性層の抵抗率より低い請求項１記載の磁気メモリ。
- 前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記導電層に含まれる元素と同じ元素を含む第１の層が配置された請求項１、２、３、６のいずれかに記載の磁気メモリ。 - 前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記第２非磁性層よりも低抵抗な層が配置された請求項１、２、３、６のいずれかに記載の磁気メモリ。 - 第１乃至第３端子と、
第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、
前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子と、
を備え、
前記導電層の材料は、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含み、
前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記第２非磁性層よりも低抵抗な層が配置された磁気メモリ。 - 第１乃至第３端子と、
第１乃至第３部分を有し、前記第１部分が前記第２部分と前記第３部分との間に位置し、前記第２部分が前記第１端子に電気的に接続され、前記第３部分が前記第２端子に電気的に接続された非磁性の導電層と、
前記第３端子に電気的に接続された第１磁性層と、前記第１磁性層と前記第１部分との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１非磁性層と前記第２磁性層との間に配置された第３磁性層と、前記第３磁性層と前記第２磁性層との間に配置された第２非磁性層と、を有する磁気抵抗素子と、
を備え、
前記導電層の材料は、Ｐｔ、Ｐｄ、Ｐｄ−Ｂ、Ｐｄ−Ｂｉ、Ａｇ、Ａｇ−Ｂ、Ａｕ、Ａｕ−Ｗ、Ｃｕ、Ｃｕ−Ｂ、Ｃｕ−Ｉｒ、Ｒｕ−Ｂ、Ｒｕ−Ｂｉ、Ｒｈ−Ｂ、Ｒｈ−Ｂｉ、Ｉｒ、Ｉｒ−Ｂ、Ｉｒ−Ｂｉ、またはＢｉを含み、前記第２非磁性層の材料は、前記導電層の材料とは異なり、Ｗ、Ｔａ、Ｈｆ、Ｒｅ、Ｃｕ−Ｂｉ、Ａｇ−Ｂｉ、Ｐｔ−Ｂ、Ｃｒ−Ｂ、またはＶ−Ｂを含み、
前記第２非磁性層は、前記第２磁性層側の第１面、前記第３磁性層側の第２面、および前記第１および第２面と異なる第３面を有し、
前記第２磁性層は、前記第１面に対向する第４面、前記導電層側の第５面、および前記第４および第５面と異なる第６面を有し、
前記第３面および前記第６面に前記第２非磁性層よりも低抵抗な層が配置された磁気メモリ。 - 前記第１端子と前記第２端子との間に書き込み電流を流す第１回路と、
前記第３端子と前記第１端子との間に読み出し電流を流す第２回路と、
を更に備えた請求項１乃至１０のいずれかに記載の磁気メモリ。 - 前記第１回路は、前記第１端子と前記第２端子との間に前記書き込み電流を流す場合に前記第３端子に電圧を印加する請求項１１記載の磁気メモリ。
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