JP6946253B2 - 磁気記憶装置 - Google Patents

Description

本発明の実施形態は、磁気記憶装置に関する。

磁気記憶装置において、安定した動作が望まれる。

特許第６２７０９３４号公報

本発明の実施形態は、安定した動作が可能な磁気記憶装置を提供する。

本発明の実施形態によれば、磁気記憶装置は、導電部材、磁性素子及び制御部を含む。前記導電部材は、第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む。前記磁性素子は、第１磁性層と、前記第１磁性層と前記第３部分との間に設けられた半導体層と、前記第１磁性層と前記半導体層との間に設けられた導電層と、前記第１磁性層と前記導電層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、を含む。前記制御部は、第１動作、第２動作及び第３動作を実施する。前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高い。前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低い。前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である。

図１（ａ）〜図１（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２（ａ）〜図２（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図３（ａ）〜図３（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図４（ａ）〜図４（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図５（ａ）〜図５（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図６（ａ）〜図６（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図７（ａ）〜図７（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図８（ａ）〜図８（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図９（ａ）〜図９（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１０（ａ）〜図１０（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１１（ａ）〜図１１（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１２（ａ）〜図１２（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１３（ａ）〜図１３（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１４（ａ）〜図１４（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１５（ａ）〜図１５（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１６（ａ）〜図１６（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１７（ａ）〜図１７（ｄ）は、第３実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１８（ａ）〜図１８（ｄ）は、第３実施形態に係る磁気記憶装置を例示する模式的断面図である。 図１９（ａ）〜図１９（ｆ）は、第４実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２０（ａ）〜図２０（ｊ）は、第５実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２１（ａ）〜図２１（ｈ）は、第５実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２２（ａ）〜図２２（ｊ）は、第６実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２３（ａ）〜図２３（ｆ）は、第６実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２４（ａ）〜図２４（ｄ）は、第７実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２５（ａ）〜図２５（ｄ）は、第７実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２６（ａ）〜図２６（ｄ）は、第８実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２７（ａ）〜図２７（ｄ）は、第８実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２８は、第９実施形態に係る磁気記憶装置を例示する模式的斜視図である。 図２９は、第１０実施形態に係る磁気記憶装置を例示する模式的斜視図である。 図３０は、第１１実施形態に係る磁気記憶装置を例示する模式図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１（ａ）〜図１（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
実施形態に係る磁気記憶装置１１０ａは、導電部材４１、磁性素子１５及び制御部７０を含む。

導電部材４１は、第１部分４１ａ、第２部分４１ｂ及び第３部分４１ｃを含む。第３部分４１ｃは、第１部分４１ａと第２部分４１ｂとの間に設けられる。

磁性素子１５は、第１磁性層１１、半導体層３１、導電層２１、第２磁性層１１ｃ、及び、非磁性層１１ｎを含む。半導体層３１は、第１磁性層１１と第３部分４１ｃとの間に設けられる。導電層２１は、第１磁性層１１と半導体層３１との間に設けられる。第２磁性層１１ｃは、第１磁性層１１と導電層２１との間に設けられる。非磁性層１１ｎは、第１磁性層１１と第２磁性層１１ｃとの間に設けられる。例えば、導電層２１は、第１磁性層１１と接する。導電層２１は、半導体層３１と接する。

第１磁性層１１、第２磁性層１１ｃ及び非磁性層１１ｎは、積層体１１ｓに含まれる。

第２磁性層１１ｃから第１磁性層１１への向きをＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な１つの方向をＹ軸方向とする。

導電部材４１において、第１部分４１ａから第２部分４１ｂへの方向は、例えば、Ｚ軸方向と交差する。この例では、第１部分４１ａから第２部分４１ｂへの方向は、Ｘ軸方向に沿う。

制御部７０は、第１部分４１ａ、第２部分４１ｂ及び第２磁性層１１ｃと電気的に接続される。例えば、制御部７０は、配線７０ａにより、第１部分４１ａと電気的に接続される。例えば、制御部７０は、配線７０ｂにより、第２部分４１ｂと電気的に接続される。例えば、制御部７０は、配線７０ｃにより、第１磁性層１１と電気的に接続される。

この例では、配線７０ａの電流経路上に第１スイッチＳＷ１が設けられている。配線７０ｂの電流経路上に第２スイッチＳＷ２が設けられている。配線７０ｃの電流経路上に第３スイッチＳＷ３が設けられている。これらのスイッチは、必要に応じて設けられ、省略されても良い。これらのスイッチの動作は、例えば制御部７０により、制御される。以下の説明において、上記の第１〜第３スイッチＳＷ１〜ＳＷ３は、オン状態（導通状態）である。

制御部７０の動作により、磁性素子１５の電気抵抗が変化する。制御部７０の動作により、例えば、積層体１１ｓの電気抵抗が変化する。

１つの例において第１磁性層１１の磁化の向きは、実質的に固定される。第２磁性層１１ｃの磁化の向きは、第１磁性層１１の磁化の向きよりも変化し易い。例えば、制御部７０の動作により、第２磁性層１１ｃの磁化の向きが変化すると、第１磁性層１１の磁化の向きと、第２磁性層１１ｃの磁化の向きと、の間の角度が変化する。これは、磁気抵抗効果に基づく。第１磁性層１１は、例えば、参照層である。第２磁性層１１ｃは、例えば、磁化自由層である。

例えば、導電層２１に電流が流れると、この電流により、第２磁性層１１ｃにおいて、導電層２１からスピン軌道トルクの作用が生じると考えられる。スピン軌道トルクの作用により、第２磁性層１１ｃの磁化の向きが制御できる。

１つの例において、導電層２１は、例えば、Ｔａ、Ｗ、Ｐｔ及びＡｕよりなる群から選択された少なくとも１つを含む。これらの材料において、スピン軌道トルクが得られる。

導電層２１に流れる電流により、磁性素子１５（または積層体１１ｓ）における電気抵抗に、複数の状態が形成できる。電気抵抗における複数の状態が、磁性素子（または積層体１１ｓ）に記憶される記憶状態に対応する。

例えば、高抵抗状態が、「１」及び「０」の一方に対応する。例えば、低抵抗状態が、「１」及び「０」の他方に対応する。磁性素子１５（または積層体１１ｓ）は、１つのメモリセルに対応する。

磁気記憶装置１１０ａの例では、半導体層３１は、ｎ形半導体領域３１ｎ及びｐ形半導体領域３１ｐを含む。ｐ形半導体領域３１ｐは、ｎ形半導体領域３１ｎと導電層２１との間に設けられる。

制御部７０は、第１動作ＯＰ１、第２動作ＯＰ２、第３動作ＯＰ３及び第４動作ＯＰ４を実施する（図１（ａ）〜図１（ｄ）参照）。

図１（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第１部分４１ａを第１電位Ｖ１に設定し、第２部分４１ｂを第２電位Ｖ２に設定し、第１磁性層１１を第３電位Ｖ３に設定する。これにより、制御部７０は、磁性素子１５を第１記憶状態に書き込む。第１電位Ｖ１は、第２電位Ｖ２よりも高い。第１記憶状態において、磁性素子１５（または積層体１１ｓ）の電気抵抗は、第１抵抗Ｒ１である。

第１動作ＯＰ１において、第１導電部材４１を第１電流Ｉ１が流れる。第１電流Ｉ１は、第１部分４１ａから第２部分４１ｂへの向きを有する。

この例において、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第３電位Ｖ３は、半導体層３１において、順バイアスとなる。半導体層３１の抵抗は、低い。これにより、第１電流Ｉ１の一部が、導電層２１に流れる。導電層２１に流れる電流の向きは、第１電流Ｉ１の向きと同じである。導電層２１に流れる電流により、第２磁性層１１ｃの磁化の向きが、この電流に応じた向きになる。これにより、第１記憶状態が形成できる。

図１（ｂ）に示すように、第２動作ＯＰ２において、制御部７０は、第１部分４１ａを第４電位Ｖ４に設定し、第２部分４１ｂを第５電位Ｖ５に設定し、第１磁性層１１を第６電位Ｖ６に設定する。これにより、制御部７０は、磁性素子１５を第２記憶状態（第２抵抗Ｒ２）に書き込む。第２記憶状態は、第１記憶状態とは異なる。第２記憶状態において、磁性素子１５（または積層体１１ｓ）の電気抵抗は、第２抵抗Ｒ２である。第２記憶状態における磁性素子１５の電気抵抗（第２抵抗Ｒ２）は、第１記憶状態における電気抵抗（第１抵抗Ｒ１）とは異なる。第４電位Ｖ４は、第５電位Ｖ５よりも低い。

第２動作ＯＰ２において、第１導電部材４１を第２電流Ｉ２が流れる。第２電流Ｉ２は、第２部分４１ｂから第１部分４１ａへの向きを有する。

この例において、第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第６電位Ｖ６は、半導体層３１において、順バイアスとなる。半導体層３１の抵抗は、低い。これにより、第２電流Ｉ２の一部が、導電層２１に流れる。導電層２１に流れる電流の向きは、第２電流Ｉ２の向きと同じである。導電層２１に流れる電流により、第２磁性層１１ｃの磁化の向きが、この電流に応じた向きになる。これにより、第２記憶状態が形成できる。

第５電位Ｖ５は、第１電位Ｖ１と同じでも良く、第１電位Ｖ１と異なっても良い。第４電位Ｖ４は、第２電位Ｖ２と同じでも良く、第２電位Ｖ２と異なっても良い。第６電位Ｖ６は、第３電位Ｖ３と同じでも良く、第３電位Ｖ３と異なっても良い。

図１（ｃ）に示すように、第３動作ＯＰ３において、制御部７０は、第１部分４１ａを第１電位Ｖ１に設定し、第２部分４１ｂを第２電位Ｖ２に設定し、第１磁性層１１を第７電位Ｖ７に設定する。この例において、第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第７電位Ｖ７は、第１電位Ｖ１と同じでも良い。第７電位Ｖ７は、第１電位Ｖ１よりも低く、第２電位Ｖ２よりも低くても良い。第３動作ＯＰ３において、磁性素子１５は、第３動作ＯＰ３の前の状態である。例えば、第３動作ＯＰ３において、磁性素子１５は、第３動作ＯＰ３の前の状態を維持する。第３動作ＯＰ３の前の電気抵抗が、抵抗Ｒｘであるとき、第３動作ＯＰ３の後の電気抵抗は、実質的に抵抗Ｒｘである。

例えば、第３動作ＯＰ３においても、導電部材４１に第１電流Ｉ１が流れる。第３動作ＯＰ３においては、第７電位Ｖ７は、半導体層３１において、逆バイアスとなる。例えば、半導体層３１において、空乏層３１Ｄが生じる。このため、導電部材４１を流れる第１電流Ｉ１が、導電層２１を流れることが抑制される。導電層２１からの第２磁性層１１ｃへの作用が実質的に生じない。このため、第２磁性層１１ｃの状態は、実質的に変化しない。

図１（ｄ）に示すように、第４動作ＯＰ４において、制御部７０は、第１部分４１ａを第４電位Ｖ４に設定し、第２部分４１ｂを第５電位Ｖ５に設定し、第１磁性層１１を第８電位Ｖ８に設定する。この例において、第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第８電位Ｖ８は、第５電位Ｖ５と同じでも良い。第８電位Ｖ８は、第４電位Ｖ４よりも低く、第５電位Ｖ５よりも低くても良い。第４動作ＯＰ４において、磁性素子１５は、第４動作ＯＰ４の前の状態である。例えば、第４動作ＯＰ４において、磁性素子１５は、第４動作ＯＰ４の前の状態を維持する。第４動作ＯＰ４の前の電気抵抗が、抵抗Ｒｘであるとき、第４動作ＯＰ４の後の電気抵抗は、実質的に抵抗Ｒｘである。

例えば、第４動作ＯＰ４においても、導電部材４１に第２電流Ｉ２が流れる。第４動作ＯＰ４においては、第８電位Ｖ８は、半導体層３１において、逆バイアスとなる。例えば、半導体層３１において、空乏層３１Ｄが生じる。このため、導電部材４１を流れる第２電流Ｉ２が、導電層２１を流れることが抑制される。導電層２１からの第２磁性層１１ｃへの作用が実質的に生じない。このため、第２磁性層１１ｃの状態は、実質的に変化しない。

上記の第１動作ＯＰ１及び第２動作ＯＰ２は、例えば、アクティブ状態である。上記の第３動作ＯＰ３及び第４動作ＯＰ４は、例えば、ディアクティブ状態である。後述するように、複数のメモリセル（複数の磁性素子１５）が設けられる場合において、選択メモリセルにおいて、第１動作ＯＰ１及び第２動作ＯＰ２のいずれかが実施される。非選択メモリセルにおいて、第３動作ＯＰ３及び第４動作ＯＰ４のいずれかが実施される。

半導体層３１の導通／非導通状態により、記憶動作が制御できる。実施形態によれば、安定した動作が可能な磁気記憶装置が提供できる。例えば、上記のスイッチの少なくとも一部を省略しても安定した動作が得られる。

上記のアクティブ状態またはディアクティブ状態の切り替えにおいて、半導体層３１における電導状態の作用に加え、例えば、電圧による磁気異方性変化の作用が生じても良い。

上記のように、半導体層３１が、上記のｎ形半導体領域３１ｎ及びｐ形半導体領域３１ｐを含む場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図２（ａ）〜図２（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１０ｂについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１０ｂにおいて、半導体層３１は、ｎ形半導体領域３１ｎ及びｐ形半導体領域３１ｐを含む。ｐ形半導体領域３１ｐは、ｎ形半導体領域３１ｎと導電部材４１との間に設けられる。

この場合も、制御部７０は、第１〜第４動作ＯＰ１〜ＯＰ４を実施する（図２（ａ）〜図２（ｄ）参照）。

この場合は、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第１動作ＯＰ１により、第１記憶状態（第１抵抗Ｒ１の状態）が書き込まれる。第２動作ＯＰ２により、第２記憶状態（第２抵抗Ｒ２の状態）が書き込まれる。第３動作ＯＰ３及び第４動作ＯＰ４においては、前の状態が維持される。

磁気記憶装置１１０ａ及び１１０ｂにおいて、半導体層３１によりトンネルダイオードが形成されても良い。この場合、第３動作ＯＰ３及び第４動作ＯＰ４において、空乏層３１Ｄが形成されなくても良い。以下に説明するｐ形半導体及びｎ形半導体を含む任意の構成において、トンネルダイオードが形成されても良い。

図３（ａ）〜図３（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１１ａについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１１ａにおいて、半導体層３１は、第１ｎ形半導体領域３１ｎａ及び第２ｎ形半導体領域３１ｎｂを含む。第２ｎ形半導体領域３１ｎｂは、第１ｎ形半導体領域３１ｎａと導電層２１との間に設けられる。第１ｎ形半導体領域３１ｎａにおけるｎ形不純物の濃度は、第２ｎ形半導体領域３１ｎｂにおけるｎ形不純物の濃度よりも高い。第１ｎ形半導体領域３１ｎａは、高濃度ｎ形領域３１ｎＨである。第２ｎ形半導体領域３１ｎｂは、低濃度ｎ形領域３１ｎＬである。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図４（ａ）〜図４（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１１ｂについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１１ｂにおいて、半導体層３１は、第１ｎ形半導体領域３１ｎａ及び第２ｎ形半導体領域３１ｎｂを含む。第２ｎ形半導体領域３１ｎｂは、第１ｎ形半導体領域３１ｎａと導電層２１との間に設けられる。第１ｎ形半導体領域３１ｎａにおけるｎ形不純物の濃度は、第２ｎ形半導体領域３１ｎｂにおけるｎ形不純物の濃度よりも低い。第１ｎ形半導体領域３１ｎａは、低濃度ｎ形領域３１ｎＬである。第２ｎ形半導体領域３１ｎｂは、高濃度ｎ形領域３１ｎＨである。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

図５（ａ）〜図５（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１２ａについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１２ａにおいて、半導体層３１は、第１ｐ形半導体領域３１ｐａ及び第２ｎ形半導体領域３１ｐｂを含む。第２ｐ形半導体領域３１ｐｂは、第１ｐ形半導体領域３１ｐａと導電層２１との間に設けられる。第１ｐ形半導体領域３１ｐａにおけるｐ形不純物の濃度は、第２ｐ形半導体領域３１ｐｂにおけるｐ形不純物の濃度よりも低い。第１ｐ形半導体領域３１ｐａは、低濃度ｐ形領域３１ｐＬである。第２ｐ形半導体領域３１ｐｂは、高濃度ｐ形領域３１ｐＨである。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図６（ａ）〜図６（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１２ｂについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１２ｂにおいて、半導体層３１は、第１ｐ形半導体領域３１ｐａ及び第２ｐ形半導体領域３１ｐｂを含む。第２ｐ形半導体領域３１ｐｂは、第１ｐ形半導体領域３１ｐａと導電層２１との間に設けられる。第１ｐ形半導体領域３１ｐａにおけるｎ形不純物の濃度は、第２ｐ形半導体領域３１ｐｂにおけるｐ形不純物の濃度よりも高い。第１ｐ形半導体領域３１ｐａは、高濃度ｐ形領域３１ｐＨである。第２ｐ形半導体領域３１ｐｂは、低濃度ｐ形領域３１ｐＬである。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

上記の磁気記憶装置１１０ａ、１１０ｂ、１１１ａ、１１１ｂ、１１２ａ及び１１２ｂにおいて、第３動作ＯＰ３及び第４動作ＯＰ３において、例えば、空乏層３１Ｄが形成される。これにより、ディアクティブ状態が得られる。

上記の例では、半導体層３１における順バイアス特性が用いられる。実施形態においては、半導体層３１において強い逆バイアスが印加されても良い。これにより、例えばアバランシェ降伏が生じ、導通／非導通の制御が可能である。この場合には、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、上記と逆になる。実施形態において、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、任意に設定しても良い。

図７（ａ）〜図７（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１３ａについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１３ａにおいて、半導体層３１は、ｎ形である。導電部材４１の仕事関数は、導電層２１の仕事関数よりも低い。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図８（ａ）〜図８（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１３ｂについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１３ｂにおいて、半導体層３１は、ｎ形である。導電部材４１の仕事関数は、導電層２１の仕事関数よりも高い。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

磁気記憶装置１１３ａ及び１１３ｂにおいて、例えば、導電部材４１と半導体層３１との間の界面、または、半導体層３１と導電層２１との間の界面にショットキーバリアが形成される。このとき、上記のような仕事関数の関係と、上記のような電位の関係により、アクティブ状態とディアクティブ状態とを切り替えることができる。

図９（ａ）〜図９（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１４ａについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１４ａにおいて、半導体層３１は、ｐ形である。導電部材４１の仕事関数は、導電層２１の仕事関数よりも低い。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図１０（ａ）〜図１０（ｄ）は、第１実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１１４ｂについて、磁気記憶装置１１０ａとは異なる部分の例について説明する。

磁気記憶装置１１４ｂにおいて、半導体層３１は、ｐ形である。導電部材４１の仕事関数は、導電層２１の仕事関数よりも高い。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

磁気記憶装置１１４ａ及び１１４ｂにおいて、例えば、導電部材４１と半導体層３１との間の界面、または、半導体層３１と導電層２１との間の界面にショットキーバリアが形成される。このとき、上記のような仕事関数の関係と、上記のような電位の関係により、アクティブ状態とディアクティブ状態とを切り替えることができる。

上記の磁気記憶装置１１３ａ、１１３ｂ、１１４ａ、及び１１４ｂにおいて、第３動作ＯＰ３及び第４動作ＯＰ３において、例えば、空乏層３１Ｄが形成される。これにより、ディアクティブ状態が得られる。

上記の例では、半導体層３１と導電部材５１との間、または、半導体層３１と導電層２１との間の界面に生じるショットキーバリアにおける順バイアス特性が用いられる。実施形態においては、強い逆バイアスが印加されても良い。これにより、例えばアバランシェ降伏が生じ、導通／非導通の制御が可能である。この場合には、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、上記と逆になる。実施形態において、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、任意に設定しても良い。

（第２実施形態）
図１１（ａ）〜図１１（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
実施形態に係る磁気記憶装置１２０ａは、半導体部材５１、磁性素子１５及び制御部７０を含む。

半導体部材５１は、第１部分５１ａ、第２部分５１ｂ及び第３部分５１ｃを含む。第３部分５１ｃは、第１部分５１ａと第２部分５１ｂとの間に設けられる。

磁性素子１５は、第１磁性層１１、導電層２１、第２磁性層１１ｃ及び非磁性層１１ｎを含む。導電層２１は、第１磁性層１１と第３部分５１ｃとの間に設けられる。第２磁性層１１ｃは、第１磁性層１１と導電層２１との間に設けられる。非磁性層１１ｎは、第１磁性層１１と第２磁性層１１ｃとの間に設けられる。

この例においても、制御部７０は、第１〜第４動作ＯＰ１〜ＯＰ４を実施する。

図１１（ａ）に示すように、第１動作ＯＰ１において、制御部７０は、第１部分５１ａを第１電位Ｖ１に設定し、第２部分５１ｂを第２電位Ｖ２に設定し、第１磁性層１１を第３電位Ｖ３に設定する。これにより、制御部７０は、磁性素子１５を第１記憶状態（第１抵抗Ｒ１の状態）に書き込む。第１電位Ｖ１は、第２電位Ｖ２よりも高い。

図１１（ｂ）に示すように、第２動作ＯＰ２において、制御部７０は、第１部分５１ａを第４電位Ｖ４に設定し、第２部分５１ｂを第５電位Ｖ５に設定し、第１磁性層１１を第６電位Ｖ６に設定する。これにより、磁性素子１５を第１記憶状態とは異なる第２記憶状態（第２抵抗Ｒ２の状態）に書き込む。第４電位Ｖ４は、第５電位Ｖ５よりも低い。

図１１（ｃ）に示すように、第３動作ＯＰ３において、制御部７０は、第１部分５１ａを第１電位Ｖ１に設定し、第２部分５１ｂを第２電位Ｖ２に設定し、第１磁性層１１を第７電位Ｖ７に設定する。磁性素子１５は、第３動作ＯＰ３の前の状態である。例えば、磁性素子１５は、第３動作ＯＰ３の前の状態を維持する。

図１１（ｄ）に示すように、第４動作ＯＰ４において、制御部７０は、第１部分５１ａを第４電位Ｖ４に設定し、第２部分５１ｂを第５電位Ｖ５に設定し、第１磁性層１１を第８電位Ｖ８に設定する。磁性素子１５は、第４動作ＯＰ４の前の状態である。例えば、磁性素子１５は、第４動作ＯＰ４の前の状態を維持する。

磁気記憶装置１２０ａにおいて、半導体部材５１は、ｎ形導電性を有する。
この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、例えば、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、例えば、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

第１動作ＯＰ１において、半導体部材５１を第１電流Ｉ１が流れる。上記のような第３電位Ｖ３の印加により、第１電流Ｉ１の一部が、導電層２１に流れる。これにより、第２磁性層１１ｃの磁化が制御できる。

第２動作ＯＰ２において、半導体部材５１を第２電流Ｉ２が流れる。第２電流Ｉ２の向きは、第１電流Ｉ１の向きと逆である。上記のような第６電位Ｖ３の印加により、第２電流Ｉ２の一部が、導電層２１に流れる。これにより、第２磁性層１１ｃの磁化が制御できる。

第３動作ＯＰ３及び第４動作ＯＰ４において、例えば、半導体部材５１に空乏層５１Ｄが形成される。これにより、第１電流Ｉ１または第２電流Ｉ２が導電層２１を流れることが抑制される。これにより、第２磁性層１１ｃの磁化の向きが実質的に変化しない。

半導体部材５１と導電層２１との間における導通／非導通状態により、記憶動作が制御できる。実施形態によれば、安定した動作が可能な磁気記憶装置が提供できる。例えば、上記のスイッチの少なくとも一部を省略しても安定した動作が得られる。

磁気記憶装置１２０ａにおいて、第１動作ＯＰ１及び第２動作ＯＰ２は、例えば、アクティブ状態である。第３動作ＯＰ３及び第４動作ＯＰ４は、例えば、ディアクティブ状態である。アクティブ状態またはディアクティブ状態の切り替えにおいて、半導体層３１における電導状態の作用に加え、例えば、電圧による磁気異方性変化の作用が生じても良い。

図１２（ａ）〜図１２（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
以下、磁気記憶装置１２０ｂについて、磁気記憶装置１２０ａとは異なる部分について説明する。

磁気記憶装置１２０ｂにおいては、半導体部材５１は、ｐ形導電性を有する。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ８以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

この場合も、半導体部材５１と導電層２１との間における導通／非導通状態により、記憶動作が制御できる。

図１３（ａ）〜図１３（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
以下、磁気記憶装置１２１ａについて、磁気記憶装置１２０ａとは異なる部分について説明する。

磁気記憶装置１２１ａにおいては、半導体部材５１は、ｎ形導電性を有する。磁性素子１５は、ｐ形の半導体層３１（ｐ形半導体領域３１ｐ）をさらに含む。この半導体層３１は、第３部分５１ｃと第２磁性層１１ｃとの間に設けられる。磁気記憶装置１２１ａにおいては、例えば、ｐｎ接合が形成される。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、例えば、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、例えば、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

このような電位の制御により、ｐｎ接合の導通／非道通が制御できる。例えば、第３動作ＯＰ３及び第４動作ＯＰ４において、空乏層５１Ｄが形成される。半導体部材５１を流れる電流が、導電層２１に流れることが抑制される。

図１４（ａ）〜図１４（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
以下、磁気記憶装置１２１ｂについて、磁気記憶装置１２１ａとは異なる部分について説明する。

磁気記憶装置１２１ｂにおいては、半導体部材５１は、ｐ形導電性を有する。磁性素子１５は、ｎ形の半導体層３１（ｎ形半導体領域３１ｎ）をさらに含む。半導体層３１は、第３部分５１ｃと第２磁性層１１ｃとの間に設けられる。磁気記憶装置１２１ｂにおいては、例えば、ｐｎ接合が形成される。磁気記憶装置１２１ｂにおけるｐｎ接合の積層順は、磁気記憶装置１２１ａのそれと逆である。

この場合、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ８以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

図１５（ａ）〜図１５（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
以下、磁気記憶装置１２２ａについて、磁気記憶装置１２０ａとは異なる部分について説明する。

磁気記憶装置１２２ａにおいては、半導体部材５１は、ｎ形部材領域５１ｎ及びｐ形部材領域５１ｐを含む。ｐ形部材領域５１ｐは、ｎ形部材領域５１ｎと磁性素子１５との間に設けられる。

第１磁性層１１に電圧が印加されていない場合、例えば、ｐ形部材領域５１ｐには空乏層５１Ｄが形成されている（例えば、図１５（ｃ）に例示する状態）。このとき、図１５（ａ）に示すように、第１磁性層１１に正の電圧を印加することで、半導体部材５１のうちの、磁性素子１５と重なる部分において、空乏層５１Ｄが局所的に消える（図１５（ａ）参照）。これにより、第１電流Ｉ１の一部が導電層２１に流れる。これにより、情報の書き込みが実施できる。

このように、この場合は、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、例えば、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、例えば、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図１６（ａ）〜図１６（ｄ）は、第２実施形態に係る磁気記憶装置を例示する模式的断面図である。
以下、磁気記憶装置１２２ｂについて、磁気記憶装置１２０ａとは異なる部分について説明する。

磁気記憶装置１２２ｂにおいては、半導体部材５１は、ｐ形部材領域５１ｐ及びｎ形部材領域５１ｎを含む。ｎ形部材領域５１ｎは、ｐ形部材領域５１ｐと磁性素子１５との間に設けられる。

第１磁性層１１に電圧が印加されていない場合、例えば、ｎ形部材領域５１ｎには空乏層５１Ｄが形成されている（例えば、図１６（ｃ）に例示する状態）。このとき、図１６（ａ）に示すように、第１磁性層１１に正の電圧を印加することで、半導体部材５１のうちの、磁性素子１５と重なる部分において、空乏層５１Ｄが局所的に消える（図１６（ａ）参照）。これにより、第１電流Ｉ１の一部が導電層２１に流れる。これにより、情報の書き込みが実施できる。

この場合は、第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ８以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

上記において、半導体部材５１を含む領域におけるｐｎ接合における順バイアス特性が用いられる。実施形態においては、強い逆バイアスが印加されても良い。これにより、例えばアバランシェ降伏が生じ、導通／非導通の制御が可能である。この場合には、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、上記と逆になる。実施形態において、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、任意に設定しても良い。

（第３実施形態）
図１７（ａ）〜図１７（ｄ）は、第３実施形態に係る磁気記憶装置を例示する模式的断面図である。
実施形態に係る磁気記憶装置１３０ａは、半導体部材５１、磁性素子１５及び制御部７０を含む。

半導体部材５１は、第１部分５１ａ、第２部分５１ｂ及び第３部分５１ｃを含む。第３部分５１ｃは、第１部分５１ｃと第２部分５１ｂとの間に設けられる。

磁性素子１５は、第１磁性層１１、第２磁性層１１ｃ及び非磁性層１１ｎを含む。第２磁性層１１ｃは、第１磁性層１１と第３部分５１ｃとの間に設けられる。非磁性層１１ｎは、第１磁性層１１と第２磁性層１１ｃとの間に設けられる。

この例では、半導体部材５１に流れる電流により、第２磁性層１１ｃの磁化の向きが制御される。

この例において、半導体部材５１は、例えば、インジウム、錫及び酸素を含む化合物、インジウム、亜鉛及び酸素を含む化合物、ＩｎＧａＡｓ、ＧａＡｓ及びＧａＳｅよりなる群から選択された少なくとも１つを含む。これらの材料においては、大きなスピンホール効果が得られる。半導体部材５１を流れる第１電流Ｉ１または第２電流Ｉ２により、磁性素子１５の電気抵抗の差（記憶情報）が書き込まれる。

磁気記憶装置１３０ａにおいても、例えば、磁気記憶装置１２０ａに関して説明した動作が行われる。

磁気記憶装置１３０ａにおいては、例えば、半導体部材５１は、ｎ形導電性を有する。

この場合、第３電位Ｖ３は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第６電位Ｖ６は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。第７電位Ｖ７は、例えば、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第８電位Ｖ８は、例えば、第４電位Ｖ４以下であり、第５電位Ｖ５以下である。

図１８（ａ）〜図１８（ｄ）は、第３実施形態に係る磁気記憶装置を例示する模式的断面図である。
実施形態に係る磁気記憶装置１３０ｂにおいては、例えば、半導体部材５１は、ｐ形導電性を有する。これ以外の磁気記憶装置１３０ｂの構成は、磁気記憶装置１３０ａの構成と同じである。

第３電位Ｖ３は、第１電位Ｖ１以下であり、第２電位Ｖ２以下である。第６電位Ｖ６は、第４電位Ｖ４以下であり、第５電位Ｖ８以下である。第７電位Ｖ７は、第１電位Ｖ１よりも高く、第２電位Ｖ２よりも高い。第８電位Ｖ８は、第４電位Ｖ４よりも高く、第５電位Ｖ５よりも高い。

磁気記憶装置１３０ａ及び１３０ｂに、強い逆バイアスが印加されても良い。これにより、例えばアバランシェ降伏が生じ、導通／非導通の制御が可能である。この場合には、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、上記と逆になる。実施形態において、第７電位Ｖ７及び第８電位Ｖ８の電位（極性）は、任意に設定しても良い。

第３実施形態において、半導体部材５１のスピンホール角は、０．１を超えることが好ましい。例えば、効率的な書き込みが実施できる。

（第４実施形態）
図１９（ａ）〜図１９（ｆ）は、第４実施形態に係る磁気記憶装置を例示する模式的断面図である。
図１９（ａ）〜図１９（ｆ）に示すように、磁気記憶装置１２０ａＡ、１２０ｂＡ、１２１ａＡ、１２１ｂＡ、１３０ａＡ及び１３０ｂＡにおいては、半導体部材５１は、第１部材領域５１Ｐ及び第２部材領域５１Ｑを含む。第２部材領域５１Ｑは、第１部材領域５１Ｐと磁性素子１５との間に設けられる。これ以外の構成は、例えば、磁気記憶装置１２０ａ、１２０ｂ、１２１ａ、１２１ｂ、１２２ａ及び１２２ｂと同様である。

第２部材領域５１Ｑは、例えば、Ｐｔ、Ｐｄ、Ａｕ、Ａｇ、Ｃ、Ｃｏ、Ｎｉ、Ｓｅ、Ｒｈ、Ｔｅ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｂ、Ｓｒ、Ｙ、Ｉ、Ｃｓ、Ｂａ、Ｃｅ、Ｐｒ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕよりなる群から選択された少なくとも１つの第１元素を含む。第１元素は、例えば、重元素である。第２部材領域５１Ｑにおける第１元素の濃度は、第１部材領域５１Ｐにおける第１元素の濃度よりも高い。

第２部材領域５１Ｑにおける第１元素の濃度が高いことで、例えば、第２部材領域５１Ｑに深い準位が形成される。これにより、例えば、動作電圧を調整することができる。例えば、動作速度を改善することができる。

例えば、半導体部材５１を流れる電流（第１電流Ｉ１または第２電流Ｉ２）のスピンを効率よく導電層２１に伝達できる。

第１部材領域５１Ｐにおける第１元素の濃度が低いことで、例えば、半導体部材５１の抵抗を低くすることができる。

（第５実施形態）
図２０（ａ）〜図２０（ｊ）及び図２１（ａ）〜図２１（ｈ）は、第５実施形態に係る磁気記憶装置を例示する模式的断面図である。
これらの図に示すように、磁気記憶装置１１０ａＢ、１１０ｂＢ、１１１ａＢ、１１１ｂＢ、１１２ａＢ、１１２ｂＢ、１１３ａＢ、１１３ｂＢ、１１４ａＢ、１１４ｂＢ、１２０ａＢ、１２０ｂＢ、１２１ａＢ、１２１ｂＢ、１２２ａＢ、１２２ｂＢ、１３０ａＢ及び１３０ｂＢは、化合物層２５を含む。これ以外の構成は、第１〜第２実施形態に関して説明した構成が適用できる。

化合物層２５は、例えば、第２磁性層１１ｃと第３部分（第３部分４１ｃまたは第３部分５１ｃ）との間に設けられる。化合物層２５は、Ｓｉ、Ａｌ、Ｈｆ、Ｍｇ、Ｃａ、Ｓｒ、Ｔｉ、Ｖ、Ｎｂ、Ｃｒ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔａ、Ｗ、Ｉｒ、Ｂｉ、Ｃｓ、Ｓｔ、Ｌａ及びＣｅよりなる群から選択された少なくとも１つの第１元素と、酸素及び窒素よりなる群から選択された少なくとも１つの第２元素を含む。

化合物層２５の厚さ（Ｚ軸方向の長さ）は、例えば、０．１ｎｍ以上４ｎｍ以下である。化合物層２５は、例えば、絶縁性である。化合物層２５は、例えば、トンネル絶縁膜として機能する。化合物層２５により、例えば、フェルミレベルのピニングが抑制できる。これにより、例えば、動作電圧をより広い範囲で調整することができる。例えば、伝導特性を調整することができる。

磁気記憶装置１１０ａＢ、１１０ｂＢ、１１１ａＢ、１１１ｂＢ、１１２ａＢ、１１２ｂＢ、１１３ａＢ、１１３ｂＢ、１１４ａＢ及び１１４ｂＢにおいては、化合物層２５は、導電層２１と半導体層３１との間に設けられる。

磁気記憶装置１２０ａＢ、１２０ｂＢ、１２２ａＢ及び１２２ｂＢにおいては、化合物層２５は、導電層２１と半導体部材５１との間に設けられる。

磁気記憶装置１２１ａＢ及び１２１ｂＢにおいては、化合物層２５は、導電層２１と半導体層３１との間に設けられる。

磁気記憶装置１３０ａＢ及び１３０ｂＢにおいては、化合物層２５は、第２磁性層１１ｃと半導体部材５１との間に設けられる。

（第６実施形態）
図２２（ａ）〜図２２（ｊ）及び図２３（ａ）〜図２３（ｆ）は、第６実施形態に係る磁気記憶装置を例示する模式的断面図である。
これらの図に示すように、磁気記憶装置１１０ａＣ、１１０ｂＣ、１１１ａＣ、１１１ｂＣ、１１２ａＣ、１１２ｂＣ、１１３ａＣ、１１３ｂＣ、１１４ａＣ、１１４ｂＣ、１２０ａＣ、１２０ｂＣ、１２１ａＣ、１２１ｂＣ、１２２ａＣ及び１２２ｂＣにおいては、導電層２１のＸ軸方向に沿う長さが、第２磁性層１１ｃのＸ軸方向に沿う長さよりも長い。Ｘ軸方向は、第１部分４１ａ（または第１部分５１ａ）から第２部分４１ｂ（または第２部分５１ｂ）への方向に対応する。

導電層２１のＸ軸方向に沿う長さが、第２磁性層１１ｃのＸ軸方向に沿う長さよりも長いことで、例えば、導電層２１を流れる電流が第２磁性層１１ｃに与える影響が大きくなる。例えば、書き込み動作がより効率的になる。

第６実施形態において、例えば、第２磁性層１１ｃの端を規準にした導電層２１の突出量は、例えば、５ｎｍ以上である。

図２２（ａ）に示すように、例えば、導電層２１は、第１端部ｅ１及び第２端部ｅ２を含む。第１端部ｅ１から第２端部ｅ２への方向は、Ｘ軸方向に沿う。第１端部ｅ１のＸ軸方向における位置は、第１部分４１ａのＸ軸方向における位置と、第２端部ｅ２のＸ軸方向における位置と、の間にある。例えば、第２磁性層１１ｃは、第３端部ｅ３及び第４端部ｅ４を含む。第３端部ｅ３から第４端部ｅ４への方向は、Ｘ軸方向に沿う。第３端部ｅ３のＸ軸方向における位置は、第１端部ｅ１のＸ軸方向における位置と、第４端部ｅ４のＸ軸方向における位置と、の間にある。第１端部ｅ１のＸ軸方向における位置と、第３端部ｅ３のＸ軸方向における位置と、の間のＸ軸方向に沿う距離ｄ１は、例えば、５ｎｍ以上である。

第２磁性層１１ｃの端を規準にして導電層２１が突出することで、第２磁性層１１ｃは、導電層２１を流れる電流の向きが均一化された領域に対向する。例えば、書き込み動作がより効率的になる。距離ｄ１が５ｎｍ以上であると、例えば、書き込み動作がより効率的になる。上記の距離ｄ１は、第６実施形態に係る他の磁気記憶装置にも適用して良い。

（第７実施形態）
図２４（ａ）〜図２４（ｄ）は、第７実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１３１について、磁気記憶装置１１０ａとは異なる部分の例について説明する。
磁気記憶装置１３１において、半導体層３１の代わりに、積層膜３５が設けられている。積層膜３５は、導電部材４１の第３部分４１ｃと、導電層２１と、の間に設けられる。例えば、第１磁性層１１と第３部分４１ｃとの間に積層膜３５が設けられ、第１磁性層１１と積層膜３５との間に導電層２１が設けられる。

この例では、積層膜３５は、第１膜３５ａ、第２膜３５ｂ及び第３膜３５ｃを含む。第２膜３５ｂは、第１膜３５ａと第３部分４１ｃとの間に設けられる。第３膜３５ｃは、第２膜３５ｂと第３部分４１ｃとの間に設けられる。第１膜３５ａ及び第３膜３５ｃは、例えば、金属膜である。第３膜３５ｃは、絶縁膜である。例えば、ＭＩＭ（Metal-Insulator-Metal）ダイオードが形成される。ＭＩＭの非線形特性により、上記の第１〜第４動作ＯＰ１〜ＯＰ４が得られる。

図２５（ａ）〜図２５（ｄ）は、第７実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１３２について、磁気記憶装置１３１とは異なる部分の例について説明する。
磁気記憶装置１３２においては、積層膜３５は、第１膜３５ａ及び第２膜３５ｂを含む。第２膜３５ｂは、第１膜３５ａと第３部分４１ｃとの間に設けられる。第１膜３５ａは、例えば、金属膜である。第２膜３５ｂは、絶縁膜である。導電部材４１は、金属を含む。例えば、導電部材４１及び積層膜３５により、ＭＩＭダイオードが形成される。ＭＩＭの非線形特性により、上記の第１〜第４動作ＯＰ１〜ＯＰ４が得られる。

（第８実施形態）
図２６（ａ）〜図２６（ｄ）は、第８実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１３３について、磁気記憶装置１１３ａとは異なる部分の例について説明する。
磁気記憶装置１３３において、半導体層３１及び導電層２１が設けられる。磁気記憶装置１３３においては、Ｚ軸方向（第１磁性層１１から第２磁性層１１ｃへの方向）と交差する方向において、半導体層３１の少なくとも一部は、導電層２１の一部と、導電層２１の別の一部と、の間にある。この例では、少なくともＸ軸方向において、半導体層３１の少なくとも一部は、導電層２１の一部と、導電層２１の別の一部と、の間にある。磁気記憶装置１３３においては、半導体層３１と導電層２１とが対向する面積が増える。例えば、半導体層３１と導電層２１との接触面積が増える。これにより、より効率的な書き込み動作が実施できる。

このような構成は、半導体層３１及び導電層２１が設けられる任意の構成に適用しても良い。

図２７（ａ）〜図２７（ｄ）は、第８実施形態に係る磁気記憶装置を例示する模式的断面図である。
磁気記憶装置１３４について、磁気記憶装置１２０ａとは異なる部分の例について説明する。
磁気記憶装置１３４において、導電部材５１及び導電層２１が設けられる。磁気記憶装置１３３においては、Ｚ軸方向（第１磁性層１１から第２磁性層１１ｃへの方向）と交差する方向において、導電部材５１の少なくとも一部は、導電層２１の一部と、導電層２１の別の一部と、の間にある。この例では、少なくともＸ軸方向において、導電部材５１の少なくとも一部は、導電層２１の一部と、導電層２１の別の一部と、の間にある。磁気記憶装置１３４においては、導電部材５１と導電層２１とが対向する面積が増える。例えば、導電部材５１と導電層２１との接触面積が増える。これにより、より効率的な書き込み動作が実施できる。

このような構成は、導電部材５１及び導電層２１が設けられる任意の構成に適用しても良い。

（第９実施形態）
図２８は、第９実施形態に係る磁気記憶装置を例示する模式的斜視図である。
図２８に示すように、実施形態に係る磁気記憶装置２１０は、半導体部材５１、複数の磁性素子及び制御部７０を含む。複数の磁性素子は、例えば、第（ｉ−１）磁性素子１５（ｉ−１）、第ｉ磁性素子１５（ｉ）、及び、第（ｉ＋１）磁性素子１５（ｉ＋１）などを含む。例えば、第ｉ磁性素子１５（ｉ）は、例えば、磁性素子１５などに対応する。

第（ｉ−１）磁性素子１５（ｉ−１）、第ｉ磁性素子１５（ｉ）、及び、第（ｉ＋１）磁性素子１５（ｉ＋１）のそれぞれの第１磁性層１１に、スイッチＳＷ（ｉ−１）、スイッチＳＷ（ｉ）、及び、スイッチＳＷ（ｉ＋１）の１つの端部がそれぞれ電気的に接続される。スイッチＳＷ（ｉ−１）、スイッチＳＷ（ｉ）、及び、スイッチＳＷ（ｉ＋１）の別の端部は、配線７０ｃ（ｉ−１）、配線７０ｃ（ｉ）、及び、配線７０ｃ（ｉ＋１）にそれぞれ接続される。スイッチＳＷ（ｉ−１）、スイッチＳＷ（ｉ）、及び、スイッチＳＷ（ｉ＋１）のそれぞれのゲートは、配線７０ＷＬに接続される。

半導体部材５１は、第１スイッチＳＷ１及び第２スイッチＳＷ２を介して、配線７０ａ及び配線７０ｂに接続される。

制御部７０は、配線７０ｃ（ｉ−１）、配線７０ｃ（ｉ）、配線７０ｃ（ｉ＋１）、配線７０ＷＬ、配線７０ａ及び配線７０ｂと電気的に接続される。制御部７０は、第１スイッチＳＷ１及び第２スイッチＳＷ２のそれぞれと電気的に接続される。制御部７０は、上記の第１〜第４動作ＯＰ１〜ＯＰ４を実施する。制御部７０により、上記のスイッチが制御され、複数の磁性素子の電位が制御される。例えば、半導体部材５１のうちの複数の磁性素子に対向する部分の導電性が制御される。安定した動作が実施できる。

磁気記憶装置２１０において、半導体部材５１に代えて、導電部材４１が設けられても良い。

（第１０実施形態）
図２９は、第１０実施形態に係る磁気記憶装置を例示する模式的斜視図である。
図２９に示すように、実施形態に係る磁気記憶装置２２０は、複数の半導体部材（半導体部材５１及び半導体部材５１Ａなど）、複数の配線（配線６１及び配線６１Ａなど）、及び、複数の磁性素子（磁性素子１５、及び、磁性素子１５Ａ〜１５Ｃなど）が設けられる。複数の半導体部材と、複数の配線と、の間に、複数の磁性素子の１つが設けられる。

半導体部材５１及び半導体部材５１Ａは、Ｘ軸方向に沿って延びる。配線６１及び配線６１Ａは、Ｘ軸方向及びＺ軸方向を含む平面と交差する。配線６１及び配線６１Ａは、Ｙ軸方向に沿って延びる。磁気記憶装置２２０は、例えば、クロスポイント型の磁気記憶装置である。複数の半導体部材は、互いに実質的に平行である。複数の配線は、互いに実質的に平行である。

磁気記憶装置２２０においては、スイッチが省略できる。高密度の磁気記憶装置が得られる。

磁気記憶装置２２０において、半導体部材（半導体部材５１）の代わりに、導電部材４１が設けられても良い。

磁気記憶装置２２０において、複数の半導体部材、複数の配線、及び、複数の磁性素子は、第１層１８ａに設けられる。磁気記憶装置２２０は、第２層１８ｂをさらに含んでも良い。制御部７０は、例えば、第２層１８ｂに設けられる。

複数の半導体部材及び複数の配線は、接続部ＣＰにより、第２層１８ｂの制御部７０と電気的に接続される。

制御部７０は、例えば、デコーダ７５Ｄ、センスアンプ７５ＳＡ及び入出力部７５Ｉ／Ｄなどを含む。

（第１１実施形態）
図３０は、第１１実施形態に係る磁気記憶装置を例示する模式図である。
磁気記憶装置２３０は、部材５５と、第１磁性素子（例えば、磁性素子１５Ａ）、及び、第２磁性素子（例えば磁性素子１５Ｂ）と、制御部７０と、を含む。部材５５は、例えば、上記の導電部材４１または半導体部材５１に対応する。磁性素子１５Ａ及び磁性素子１５Ｂは、上記の任意の磁性素子１５に対応する。

部材５５は、第１部分５５ａ〜第５部分５５ｅを含む。第１部分５５ａと第４部分５５ｄとの間に第２部分５５ｂがある。第１部分５５ａと第２部分５５ｂとの間に第３部分５５ｃがある。第２部分５５ｂと第４部分５５ｄとの間に第５部分５５ｅがある。

例えば、第１〜第５端子Ｔ１〜Ｔ５が設けられる。第１端子Ｔ１は、第１部分５５ａと電気的に接続される。第２端子Ｔ２は、第４部分５５ｄと電気的に接続される。第３端子Ｔ３は、第２部分５５ｂと電気的に接続される。第４端子Ｔ４は、第１磁性素子（磁性素子１５Ａ）と電気的に接続される。第５端子Ｔ５は、第２磁性素子（磁性素子１５Ｂ）と電気的に接続される。

制御部７０は、例えば、第１書き込み動作、第２書き込み動作及び読み出し動作を実施する。第１書き込み動作において、制御部７０は、第１端子Ｔ１から第３端子Ｔ３に向けた第１電流、及び、第２端子Ｔ２から第３端子Ｔ３に向けた第２電流を供給する。第２書き込み動作において、制御部７０は、第３端子Ｔ３から第１端子Ｔ１に向けた第３電流、及び、第３端子Ｔ３から第２端子Ｔ２に向けた第４電流を供給する。第１書き込み動作により、２つの磁性素子の組みにおいて、１つの抵抗状態が得られる。第２書き込み動作により、２つの磁性素子の組みにおいて、別の１つの抵抗状態が得られる。第１書き込み動作は、例えば、「１」及び「０」の一方の書き込み動作に対応する。第２書き込み動作は、例えば、「１」及び「０」の他方の書き込み動作に対応する。

読み出し動作において、制御部７０は、第４端子Ｔ４と第５端子Ｔ５との間（第１磁性層１１と第２磁性層１２との間）に電圧を印加し、第３端子Ｔ３（第２部分２１ｂ）の電位を検出する。複数の抵抗状態において、第３端子Ｔ３（第２部分２１ｂ）の電位が異なる。第３端子Ｔ３（第２部分２１ｂ）の電位を検出することで、複数の抵抗状態（複数の記憶状態）が検出できる。

実施形態において、第１磁性層１１及び第２磁性層１１ｃは、例えば、強磁性層である。第１磁性層１１及び第２磁性層１１ｃは、例えば、Ｆｅ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つを含む。

非磁性層１１ｎは、例えば、第１元素及び第２元素を含む。第１元素は、例えば、Ｍｇ、Ｃａ、Ｓｒ、Ｔｉ、Ｖ、Ｎｂ、Ａｌ、Ｓｉ、Ｃｒ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｂｉ、Ｃｓ、Ｓｔ、Ｌａ及びＣｅよりなる群から選択された少なくとも１つを含む。第２元素は、酸素及び窒素よりなる群から選択された少なくとも１つを含む。非磁性層１１ｎは、例えば、ＭｇＯを含む。非磁性層１１ｎは、トンネルバリア層である。

１つの例において、非磁性層１１ｎと第２磁性層１１ｃとは、互いに接する。非磁性層１１ｎと第２磁性層１１ｃとの間に別の層が設けられても良い。１つの例において、第１磁性層１１と第２磁性層１１ｃとは、互いに接する。第１磁性層１１と第２磁性層１１ｃとの間に別の層が設けられても良い。

上記の実施形態において、磁性層は、面内磁化膜を含んでも良く、垂直磁化膜を含んでも良い。

実施形態においては、メモリセルにスイッチング機能が与えられる。例えば、電圧効果が小さい場合でも、所望の選択／非選択動作が行われる。これにより、１つのメモリセルのサイズが小さくできる。例えば、クロスポイント型のメモリ部を設けることができる。例えば、高集積化が可能である。

実施形態は、以下の構成（例えば、技術案）を含んでも良い。
（構成１）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
磁性素子と、
制御部と、
を備え、
前記磁性素子は、
第１磁性層と、
前記第１磁性層と前記第３部分との間に設けられた半導体層と、
前記第１磁性層と前記半導体層との間に設けられた導電層と、
前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を含み、
前記制御部は、第１動作、第２動作及び第３動作を実施し、
前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

（構成２）
前記半導体層は、
ｎ形半導体領域と、
前記ｎ形半導体領域と前記導電層との間に設けられたｐ形半導体領域と、
を含み、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１記載の磁気記憶装置。

（構成３）
前記半導体層は、
ｎ形半導体領域と、
前記ｎ形半導体領域と前記導電部材との間に設けられたｐ形半導体領域と、
を含み、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１記載の磁気記憶装置。

（構成４）
前記半導体層は、
第１ｎ形半導体領域と、
前記第１ｎ形半導体領域と前記導電層との間に設けられた第２ｎ形半導体領域と、
を含み、
前記第１ｎ形半導体領域におけるｎ形不純物の濃度は、前記第２ｎ形半導体領域における前記ｎ形不純物の濃度よりも高く、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１記載の磁気記憶装置。

（構成５）
前記半導体層は、
第１ｎ形半導体領域と、
前記第１ｎ形半導体領域と前記導電層との間に設けられた第２ｎ形半導体領域と、
を含み、
前記第１ｎ形半導体領域におけるｎ形不純物の濃度は、前記第２ｎ形半導体領域における前記ｎ形不純物の濃度よりも低く、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１記載の磁気記憶装置。

（構成６）
前記半導体層は、
第１ｐ形半導体領域と、
前記第１ｐ形半導体領域と前記導電層との間に設けられた第２ｐ形半導体領域と、
を含み、
前記第１ｐ形半導体領域におけるｐ形不純物の濃度は、前記第２ｐ形半導体領域における前記ｐ形不純物の濃度よりも低く、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１記載の磁気記憶装置。

（構成７）
前記半導体層は、
第１ｐ形半導体領域と、
前記第１ｐ形半導体領域と前記導電層との間に設けられた第２ｐ形半導体領域と、
を含み、
前記第１ｐ形半導体領域におけるｐ形不純物の濃度は、前記第２ｐ形半導体領域における前記ｐ形不純物の濃度よりも高く、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１記載の磁気記憶装置。

（構成８）
前記導電部材の仕事関数は、前記導電層の仕事関数よりも低く、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１記載の磁気記憶装置。

（構成９）
前記導電部材の仕事関数は、前記導電層の仕事関数よりも高く、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１記載の磁気記憶装置。

（構成１０）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む半導体部材と、
磁性素子と、
制御部と、
を備え、
前記磁性素子は、
第１磁性層と、
前記第１磁性層と前記第３部分との間に設けられた導電層と、
前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を含み、
前記制御部は、第１動作、第２動作及び第３動作を実施し、
前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

（構成１１）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む半導体部材と、
磁性素子と、
制御部と、
を備え、
前記磁性素子は、
第１磁性層と、
前記第１磁性層と前記第３部分との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を含み、
前記制御部は、第１動作、第２動作及び第３動作を実施し、
前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

（構成１２）
前記半導体部材は、インジウム、錫及び酸素を含む化合物、インジウム、亜鉛及び酸素を含む化合物、ＩｎＧａＡｓ、ＧａＡｓ及びＧａＳｅよりなる群から選択された少なくとも１つを含む、構成１１記載の磁気記憶装置。

（構成１３）
前記半導体部材は、ｎ形導電性を有し、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１０〜１２のいずれか１つに記載の磁気記憶装置。

（構成１４）
前記半導体部材は、ｐ形導電性を有し、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１０〜１２のいずれか１つに記載の磁気記憶装置。

（構成１５）
前記半導体部材は、ｎ形導電性を有し、
前記磁性素子は、ｐ形の半導体層をさらに含み、
前記半導体層は、前記第３部分と前記第２磁性層との間に設けられ、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１０記載の磁気記憶装置。

（構成１６）
前記半導体部材は、ｐ形導電性を有し、
前記磁性素子は、ｎ形の半導体層をさらに含み、
前記半導体層は、前記第３部分と前記第２磁性層との間に設けられ、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１０記載の磁気記憶装置。

（構成１７）
前記半導体部材は、
ｎ形部材領域と、
前記ｎ形部材領域と前記磁性素子との間に設けられたｐ形部材領域と、
を含み、
前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
前記第７電位は、前記第１電位以下であり、前記第２電位以下である、構成１０記載の磁気記憶装置。

（構成１８）
前記半導体部材は、
ｐ形部材領域と、
前記ｐ形部材領域と前記磁性素子との間に設けられたｎ形部材領域と、
を含み、
前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、構成１０記載の磁気記憶装置。

（構成１９）
前記半導体部材は、
第１部材領域と、
前記第１部材領域と前記磁性素子との間に設けられた第２部材領域と、
を含み、
前記第２部材領域は、Ｐｔ、Ｐｄ、Ａｕ、Ａｇ、Ｃ、Ｃｏ、Ｎｉ、Ｓｅ、Ｒｈ、Ｔｅ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｒｂ、Ｓｒ、Ｙ、Ｉ、Ｃｓ、Ｂａ、Ｃｅ、Ｐｒ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕよりなる群から選択された少なくとも１つの第１元素を含み、
前記第２部材領域における前記第１元素の濃度は、前記第１部材領域における前記第１元素の濃度よりも高い、構成１０〜１８のいずれか１つに記載の磁気記憶装置。

（構成２０）
前記第２磁性層と前記第３部分との間に設けられ、Ｓｉ、Ａｌ、Ｈｆ、Ｍｇ、Ｃａ、Ｓｒ、Ｔｉ、Ｖ、Ｎｂ、Ｃｒ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｃｄ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔａ、Ｗ、Ｉｒ、Ｂｉ、Ｃｓ、Ｓｔ、Ｌａ及びＣｅよりなる群から選択された少なくとも１つ含む化合物層をさらに備えた、構成１０〜１９のいずれか１つに記載の磁気記憶装置。

（構成２１）
前記第１磁性層から前記第２磁性層への方向と交差する方向において、前記導電部材の少なくとも一部は、前記導電層の一部と、前記導電層の別の一部と、の間にある、構成１０〜２０のいずれか１つに記載の磁気記憶装置。

（構成２２）
前記第１磁性層から前記第２磁性層への方向と交差する方向において、前記半導体層の少なくとも一部は、前記導電層の一部と、前記導電層の別の一部と、の間にある、構成１〜９のいずれか１つに記載の磁気記憶装置。

（構成２３）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
磁性素子と、
制御部と、
を備え、
前記磁性素子は、
第１磁性層と、
前記第１磁性層と前記第３部分との間に設けられた積層膜と、
前記第１磁性層と前記積層膜との間に設けられた導電層と、
前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を含み、
前記積層膜は、
金属を含む第１膜と、
絶縁性の第２膜と、
を含み、
前記第２膜は、前記第１膜と前記第３部分との間に設けられ、
前記導電材料は、金属を含み、
前記制御部は、第１動作、第２動作及び第３動作を実施し、
前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

（構成２４）
第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
磁性素子と、
制御部と、
を備え、
前記磁性素子は、
第１磁性層と、
前記第１磁性層と前記第３部分との間に設けられた積層膜と、
前記第１磁性層と前記積層膜との間に設けられた導電層と、
前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
を含み、
前記積層膜は、
金属を含む第１膜と、
絶縁性の第２膜と、
金属を含む第３膜と、
を含み、
前記第２膜は、前記第１膜と前記第３部分との間に設けられ、
前記第３膜は、前記第２膜と前記第３部分との間に設けられ、
前記制御部は、第１動作、第２動作及び第３動作を実施し、
前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

（構成２５）
前記制御部は、第４動作をさらに実施し、
前記第４動作において、前記制御部は、前記第１部分を前記第４電位に設定し、前記第２部分を前記第５電位に設定し、前記第１磁性層を第８電位に設定し、前記磁性素子は、前記第４動作の前の状態である、構成１〜２４のいずれか１つに記載の磁気記憶装置。

実施形態によれば、安定した動作が可能な磁気記憶装置が提供できる。

本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの例に限定されるものではない。例えば、磁気記憶装置に含まれる導電部材、半導体部材、半導体層、導電層、磁性層、非磁性層及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

本発明の実施の形態として上述した磁気記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…第１磁性層、 １１ｃ…第２磁性層、 １１ｎ…非磁性層、 １１ｓ…積層体、 １５…磁性素子、 １５Ａ〜１５Ｃ…磁性素子、 １８ａ、１８ｂ…第１、第２層、 ２１…導電層、 ２５…化合物層、 ３１…半導体層、 ３１Ｄ…空乏層、 ３１ｎ…ｎ形半導体領域、 ３１ｎＨ…高濃度ｎ形領域、 ３１ｎＬ…低濃度ｎ形領域、 ３１ｎａ…第１ｎ形半導体領域、 ３１ｎｂ…第２ｎ形半導体領域、 ３１ｐ…ｐ形半導体領域、 ３１ｐＨ…高濃度ｐ形領域、 ３１ｐＬ…低濃度ｐ形領域、 ３１ｐａ…第１ｐ形半導体領域、 ３１ｐｂ…第２ｐ形半導体領域、 ３５…積層膜、３５ａ〜３５ｃ…第１〜第３膜、 ４１…導電部材、 ４１ａ〜４１ｃ…第１〜第３部分、 ５１、５１Ａ…半導体部材、 ５１Ｄ…空乏層、 ５１Ｐ、５１Ｑ…第１、第２部材領域、 ５１ａ〜５１ｃ…第１〜第３部分、 ５１ｎ…ｎ形部材領域、 ５１ｐ…ｐ形部材領域、 ５５…部材、 ５５ａ〜５５ｅ…第１〜第５部分、 ６１、６１Ａ…配線、 ７０…制御部、 ７０ＷＬ…配線、 ７０ａ〜７０ｃ…配線、 ７５Ｄ…デコーダ、 ７５Ｉ／Ｄ…入出力部、 ７５ＳＡ…センスアンプ、 １１０ａ、１１０ａＢ、１１０ａＣ、１１０ｂ、１１０ｂＢ、１１０ｂＣ、１１１ａ、１１１ａＢ、１１１ａＣ、１１１ｂ、１１１ｂＢ、１１１ｂＣ、１１２ａ、１１２ａＢ、１１２ａＣ、１１２ｂ、１１２ｂＢ、１１２ｂＣ、１１３ａ、１１３ａＢ、１１３ａＣ、１１３ｂ、１１３ｂＢ、１１３ｂＣ、１１４ａ、１１４ａＢ、１１４ａＣ、１１４ｂ、１１４ｂＢ、１１４ｂＣ、１２０ａ、１２０ａＡ、１２０ａＢ、１２０ａＣ、１２０ｂ、１２０ｂＡ、１２０ｂＢ、１２０ｂＣ、１２１ａ、１２１ａＡ、１２１ａＢ、１２１ａＣ、１２１ｂ、１２１ｂＡ、１２１ｂＢ、１２１ｂＣ、１２２ａ、１２２ａＢ、１２２ａＣ、１２２ｂ、１２２ｂＢ、１２２ｂＣ、１３０ａ、１３０ａＡ、１３０ａＢ、１３０ｂ、１３０ｂＡ、１３０ｂＢ、１３１〜１３４、２１０、２２０、２３０…磁気記憶装置、 Ｉ１、Ｉ２…第１、第２電流、 ＯＰ１〜ＯＰ４…第１〜第４動作、 Ｒ１、Ｒ２…第１、第２抵抗、 Ｒｘ…抵抗、 Ｔ１〜Ｔ５…第１〜第５端子、 ＳＷ（ｉ−１）、ＳＷ（ｉ）、ＳＷ（ｉ＋１）…スイッチ、 ＳＷ１〜ＳＷ３…第１〜第３スイッチ、 Ｖ１〜Ｖ８…第１〜第８電位、 ｄ１…距離、 ｅ１〜ｅ４…第１〜第４端部

Claims (9)

1. 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む導電部材と、
   磁性素子と、
   制御部と、
   を備え、
   前記磁性素子は、
   第１磁性層と、
   前記第１磁性層と前記第３部分との間に設けられた半導体層と、
   前記第１磁性層と前記半導体層との間に設けられた導電層と、
   前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
   を含み、
   前記導電層は、Ｔａ、Ｗ、Ｐｔ及びＡｕよりなる群から選択された少なくとも１つを含み、
   前記半導体層は、前記第３部分と接し、
   前記導電層は、前記半導体層と接し、
   前記制御部は、第１動作、第２動作及び第３動作を実施し、
   前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
   前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。
2. 前記半導体層は、
   ｎ形半導体領域と、
   前記ｎ形半導体領域と前記導電層との間に設けられたｐ形半導体領域と、
   を含み、
   前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
   前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
   前記第７電位は、前記第１電位以下であり、前記第２電位以下である、請求項１記載の磁気記憶装置。
3. 前記半導体層は、
   ｎ形半導体領域と、
   前記ｎ形半導体領域と前記導電部材との間に設けられたｐ形半導体領域と、
   を含み、
   前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
   前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
   前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、請求項１記載の磁気記憶装置。
4. 前記半導体層は、
   第１ｎ形半導体領域と、
   前記第１ｎ形半導体領域と前記導電層との間に設けられた第２ｎ形半導体領域と、
   を含み、
   前記第１ｎ形半導体領域におけるｎ形不純物の濃度は、前記第２ｎ形半導体領域における前記ｎ形不純物の濃度よりも高く、
   前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
   前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
   前記第７電位は、前記第１電位以下であり、前記第２電位以下である、請求項１記載の磁気記憶装置。
5. 前記半導体層は、
   第１ｎ形半導体領域と、
   前記第１ｎ形半導体領域と前記導電層との間に設けられた第２ｎ形半導体領域と、
   を含み、
   前記第１ｎ形半導体領域におけるｎ形不純物の濃度は、前記第２ｎ形半導体領域における前記ｎ形不純物の濃度よりも低く、
   前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
   前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
   前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、請求項１記載の磁気記憶装置。
6. 前記半導体層は、
   第１ｐ形半導体領域と、
   前記第１ｐ形半導体領域と前記導電層との間に設けられた第２ｐ形半導体領域と、
   を含み、
   前記第１ｐ形半導体領域におけるｐ形不純物の濃度は、前記第２ｐ形半導体領域における前記ｐ形不純物の濃度よりも低く、
   前記第３電位は、前記第１電位よりも高く、前記第２電位よりも高く、
   前記第６電位は、前記第４電位よりも高く、前記第５電位よりも高く、
   前記第７電位は、前記第１電位以下であり、前記第２電位以下である、請求項１記載の磁気記憶装置。
7. 前記半導体層は、
   第１ｐ形半導体領域と、
   前記第１ｐ形半導体領域と前記導電層との間に設けられた第２ｐ形半導体領域と、
   を含み、
   前記第１ｐ形半導体領域におけるｐ形不純物の濃度は、前記第２ｐ形半導体領域における前記ｐ形不純物の濃度よりも高く、
   前記第３電位は、前記第１電位以下であり、前記第２電位以下であり、
   前記第６電位は、前記第４電位以下であり、前記第５電位以下であり、
   前記第７電位は、前記第１電位よりも高く、前記第２電位よりも高い、請求項１記載の磁気記憶装置。
8. 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む半導体部材と、
   磁性素子と、
   制御部と、
   を備え、
   前記磁性素子は、
   第１磁性層と、
   前記第１磁性層と前記第３部分との間に設けられた導電層と、
   前記第１磁性層と前記導電層との間に設けられた第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
   を含み、
   前記磁性素子の全体は、前記第３部分と対向し、
   前記制御部は、第１動作、第２動作及び第３動作を実施し、
   前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
   前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。
9. 第１部分と、第２部分と、前記第１部分と前記第２部分との間の第３部分と、を含む半導体部材と、
   磁性素子と、
   制御部と、
   を備え、
   前記磁性素子は、
   第１磁性層と、
   前記第１磁性層と前記第３部分との間に設けられた第２磁性層と、
   前記第１磁性層と前記第２磁性層との間に設けられた非磁性層と、
   を含み、
   前記磁性素子の全体は、前記第３部分と対向し、
   前記制御部は、第１動作、第２動作及び第３動作を実施し、
   前記第１動作において、前記制御部は、前記第１部分を第１電位に設定し、前記第２部分を第２電位に設定し、前記第１磁性層を第３電位に設定して、前記磁性素子を第１記憶状態に書き込み、前記第１電位は、前記第２電位よりも高く、
   前記第２動作において、前記制御部は、前記第１部分を第４電位に設定し、前記第２部分を第５電位に設定し、前記第１磁性層を第６電位に設定し、前記磁性素子を前記第１記憶状態とは異なる第２記憶状態に書き込み、前記第４電位は、前記第５電位よりも低く、 前記第３動作において、前記制御部は、前記第１部分を前記第１電位に設定し、前記第２部分を前記第２電位に設定し、前記第１磁性層を第７電位に設定し、前記磁性素子は、前記第３動作の前の状態である、磁気記憶装置。

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