JP6270934B2 - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP6270934B2
JP6270934B2 JP2016153933A JP2016153933A JP6270934B2 JP 6270934 B2 JP6270934 B2 JP 6270934B2 JP 2016153933 A JP2016153933 A JP 2016153933A JP 2016153933 A JP2016153933 A JP 2016153933A JP 6270934 B2 JP6270934 B2 JP 6270934B2
Authority
JP
Japan
Prior art keywords
terminal
layer
reference layer
magnetoresistive element
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016153933A
Other languages
English (en)
Other versions
JP2017112351A (ja
Inventor
與田 博明
博明 與田
尚治 下村
尚治 下村
大沢 裕一
裕一 大沢
忠臣 大坊
忠臣 大坊
智明 井口
智明 井口
聡志 白鳥
聡志 白鳥
アルタンサルガイ ブヤンダライ
アルタンサルガイ ブヤンダライ
裕三 上口
裕三 上口
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015243603 priority Critical
Priority to JP2015243603 priority
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority claimed from US15/267,974 external-priority patent/US9881660B2/en
Publication of JP2017112351A publication Critical patent/JP2017112351A/ja
Application granted granted Critical
Publication of JP6270934B2 publication Critical patent/JP6270934B2/ja
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1673Reading or sensing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1675Writing or programming circuits or methods

Description

本発明の実施形態は、磁気メモリに関する。

既存のメモリとしては、揮発性の(SRAM(Static Random Access Memory),DRAM(Dynamic Random Access Memory))ワーキングメモリと、不揮発性の(NANDフラッシュメモリ、HDD(Hard Disk Drive))ストレージとに分類される。しかし、これらの揮発性メモリにおいては、SRAMではリーク電流、DRAMではリフレッシュ電流により消費エネルギーが大きい。

この問題を解決しようと、さまざまな不揮発性メモリがSRAM、DRAMにかわるワーキングメモリメモリとして検討されている。

しかし、ワーキングメモリは動作(Active)時の頻度が待機(Standby)時の頻度に比べて多い。このため、動作時に大きな書き込み電荷(Qw)を必要となり、書き込みエネルギーが増大する。その結果、待機時にその不揮発性によりセーブしたエネルギーを動作時に使い果たし、トータルでは消費エネルギーを低減することが困難となっている。これは、不揮発性メモリの歴史的ジレンマと呼ばれており、現在まで製品としては未解決の課題となっている。

漸く最近になり、実験室レベルのベストデータを用いたシミュレーションでSTT(Spin Transfer Torque)−MRAM(Magnetic Random Access Memory)により、動作頻度の比較的少ない最下層のキャッシュメモリ(LLC(Last Level Cache))にSTT−MRAMを用いた場合に、消費エネルギーを低減できつつある状況になっている。

LLCより上層のキャッシュメモリにSTT−MRAMを用いた場合は、動作頻度が格段に増えるため、膨大なエネルギーを消費するのが実情であり、到底前述した消費エネルギーの低減は解決することができない。

特開2014−45196号公報

Digest of 2015 Symposium on VLSI Technology H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.

本実施形態は、消費エネルギーの低減を実現することのできる磁気メモリを提供する。

本実施形態による磁気メモリは、第1端子および第2端子を有する導電層と、前記第1端子と前記第2端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、前記複数の磁気抵抗素子の前記参照層に第1電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記複数の磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第2電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、を備えている。

第1実施形態による磁気メモリのメモリセルを示す斜視図。 第1実施形態の磁気メモリのメモリセルにおける書き込み方法を説明する図。 第1実施形態の磁気メモリのメモリセルにおける書き込み方法を説明する図。 第1実施形態による磁気メモリを示す回路図。 第1実施形態による磁気メモリの等価回路の一例を示す図。 第2実施形態による磁気メモリを示す回路図。 第3実施形態による磁気メモリを示す回路図。 第4実施形態による磁気メモリを示す回路図。 第5実施形態による磁気メモリを示す回路図。 第6実施形態による磁気メモリの書き込み方法を示す図。 MTJ素子の参照層に印加する電圧とMTJ素子の閾値電流との関係を示すシミュレーションにより求めた結果を示す図。 MTJ素子の参照層に正の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。 MTJ素子の参照層に電圧を印加しない場合の抵抗の電流に対するヒステリシス特性を示す図。 MTJ素子の参照層に負の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。 MTJ素子に印加した電圧と、導電層に流し磁化反転が観測された電流値との関係を実験により求めた結果を示す図。 第1実施形態の第1変形例による磁気メモリを示す断面図。 第1実施形態の第1変形例による磁気メモリを示す平面図。 第1実施形態の第1変形例による磁気メモリを示す断面図。 第1実施形態の第2変形例による磁気メモリを示す断面図。 第1実施形態の第2変形例による磁気メモリを示す断面図。 記憶層とトンネル障壁の界面で発生する界面磁気異方性(Ks)と反転電流値Ic0との関係を示す図。 第1実施例による磁気メモリを示す断面図。 第1実施例の磁気メモリの製造方法を示す断面図。 第1実施例の磁気メモリの製造方法を示す断面図。 第1実施例の磁気メモリの製造方法を示す断面図。 第1実施例の磁気メモリの製造方法を示す断面図。 第1実施例の磁気メモリを示す断面図。 第2実施例の磁気メモリを示す断面図。 第3実施例の磁気メモリを示す断面図。 第4実施例の磁気メモリを示す断面図。 第4実施例の磁気メモリのメモリ素子を示す平面図。 第4実施例の磁気メモリの製造方法を示す断面図。 第4実施例の磁気メモリの製造方法を示す断面図。 第4実施例の磁気メモリの製造方法を示す断面図。 第4実施例の磁気メモリの製造方法を示す断面図。 第5実施例の磁気メモリを示す平面図。 第5実施例の磁気メモリのメモリ素子を示す平面図。 第6実施例の磁気メモリを示す断面図。 第6実施例の磁気メモリを示す断面図。 第6実施例の磁気メモリを示す断面図。 第7実施例の磁気メモリを示す断面図。 第7実施例の磁気メモリを示す平面図。 第8実施例の磁気メモリを示す断面図。 第7実施形態の磁気メモリを示す回路図。

以下に図面を参照して実施形態について説明する。

(第1実施形態)
第1実施形態による磁気メモリを図1乃至図3を参照して説明する。この実施形態の磁気メモリは、少なくとも1つのメモリセルを有し、このメモリセルの構成を図1に示す。このメモリセル10は、導電層12と、この導電層12の一方の面上に離間して設けられた複数(例えば8個)の磁気抵抗素子20〜20と、各磁気抵抗素子20(i=1,・・・,8)に対応して設けられたトランジスタ25と、導電層10に電流を流すトランジスタ31,32と、制御回路110、120と、を備えている。

導電層12は、例えばTa、W、またはPt等の金属が用いられる。導電層12中に書き込み電流Iが流れる。導電層12中を流れる電流の向きは制御回路110によって制御される。このとき、導電層12内には、例えばアップスピンを有する電子13aとダウンスピンを有する電子13bが流れる。電子13a、13bのスピンの向きを矢印で示す。

各磁気抵抗素子20(i=1,・・・,8)は、導電層12上に設けられた記憶層21と、記憶層12上に設けられた非磁性層22と、非磁性層22上に設けられた参照層23と、を有する積層構造を備えている。各磁気抵抗素子20(i=1,・・・,8)は、非磁性層22が絶縁層であるMTJ(Magnetic Tunnel Junction)素子であってもよいし、非磁性層22が非磁性金属層であるGMR(Giant Magneto-Resistive)素子であってもよい。磁気抵抗素子がMTJ素子でかつ記憶層21および参照層23の磁化方向がそれぞれ膜面に平行である、すなわち、磁化方向が上記積層構造の積層方向に垂直な方向である面内磁化方式のMTJ素子である場合は、記憶層21として例えばCoFeB層が用いられ、非磁性層22として例えばMgO層が用いられる。参照層として例えば、CoFeB層と、このCoFeB層上に設けられたRu層と、Ru層上に設けられたCoFe層とを有し、CoFeB層とCoFe層とがRu層を介して反強磁性結合するシンセティク反強磁性積層構造が用いられる。なお、面内磁化方式のMTJ素子の場合、参照層23の磁化を固定するために参照層23上に例えば、IrMnからなる反強磁性層が設けられる。なお、図1においては、磁気抵抗素子20〜20は導電層12の上方に配置されているが、下方に配置されていてもよい。磁気抵抗素子20〜20はメモリ素子となる。

MTJ素子は矩形状にパターン化されており、形状磁気異方性により記憶層、参照層の磁化はその長軸方向が安定方向となる。例えば、安定な磁化方向を図1中に矢印で示す。この安定性を(長軸方向の)一軸磁気異方性と呼ぶ。一軸磁気異方性は、矩形のアスペクト比と記憶層の厚さ、磁性層の磁化に依存し、後述する書き込み電流閾値Icoはこの一軸磁気異方性に比例する。各磁気抵抗素子20(i=1,・・・,8)は、1ビットの記憶素子となり、メモリセル10は、例えば1バイトが8ビットからなる1バイトセルとなる。なお、メモリセル10中に記憶素子として用いられないダミーの磁気抵抗素子が配置されていてもよい。

各トランジスタ25(i=1,・・・,8)は、ソースおよびドレインの一方(以下、第1端子とも云う)が対応する磁気抵抗素子20の参照層23に電気的に接続され、ソースおよびドレインの他方(以下、第2端子とも云う)がメモリセルを選択する選択線(図示せず)に接続され、ゲート(以下、制御端子とも云う)が対応する磁気抵抗素子20を選択する選択線(図示せず)に接続される。すなわち、各トランジスタ25(i=1,・・・,8)は、対応する磁気抵抗素子20を選択するビット選択トランジスタとも呼ばれる。各磁気抵抗素子20(i=1,・・・,8)は、第1端子および第2端子を有し、第1端子が導電層12に接続され、第2端子が対応するビット選択トランジスタ25の第1端子に接続される。ビット選択トランジスタ25〜25はそれぞれ、ゲート(以下、制御端子とも云う)および第2端子が制御回路120に接続され、制御回路120によってON、OFFが制御されるとともに、対応する磁気抵抗素子20〜20の参照層に与える電位を制御する。

トランジスタ31は、ソースおよびドレインの一方(以下、第1端子とも云う)が導電層12の2つの端子12a、12bのうちの一方の端子12aに接続され、ソースおよびドレインの他方(以下、第2端子とも云う)が電源または電流源に接続され、ゲート(以下、制御端子とも云う)にメモリセル10を選択する信号を受ける。トランジスタ32は、ソースおよびドレインの一方(以下、第1端子とも云う)が導電層12の2つの端子12a、12bのうちの他方の端子12bに接続され、ソースおよびドレインの他方(以下、第2端子とも云う)が電源または電流源に接続され、ゲート(以下、制御端子とも云う)にメモリセル10を選択する信号を受ける。導電層12を介して、これらのトランジスタ31、32間に書き込み電流を流すことにより、後述するように、各磁気抵抗素子20(i=1,・・・,8)の記憶層21に書き込みを行うことができる。これらのトランジスタ31、32はバイト選択トランジスタとも呼ばれる。これらのバイト選択トランジスタ31,32はそれぞれ、ゲートが制御回路110に接続され、ON、OFFが制御される。また、導電層12中を流れる電流の向きも制御回路110によって制御される。なお、トランジスタ32は削除し、導電層12の第2端子12bを接地してもよい。

以下の説明では、各磁気抵抗素子20(i=1,・・・,8)がMTJ素子であるとして説明する。各MTJ素子の非磁性層22、例えばMgO層は、十分厚く(例えば、2nm程度)に設定してあり、この非磁性層22を介して流れるトンネル電流は1μA以下となるように設定してある。よって、ビット選択トランジスタ25(i=1,・・・,8)を制御回路120によってONにすると、記憶層21に0.5V程度の電圧を印加することができる。

電圧が印加されたMTJ素子の記憶層には垂直磁気異方性が誘起され、その磁化は垂直成分をもつようになる。その結果、磁化の安定性(一軸磁気異方性)は弱くなる。すなわち、ビット選択トランジスタ25(i=1,・・・,8)がONの状態では、このビットの書き込み電流閾値Icoを低下させることができる。この状態をビット半選択状態と呼び、この状態の書き込み電流閾値をIchとする。本実施形態では、電流閾値Ichが例えば、
ch〜Ico/2 (1)
程度となるように記憶層21等のパラメータを設定する。

導電層12は、スピン軌道相互作用あるいはラシュバ効果を持つ材料からなり、MTJ素子の下に配置され、隣接するMTJ素子を電気的に直列接続している。典型的には1バイト分(8個)直列に接続される。導電層12の厚さは通常10nm程度であり、そのシート抵抗は1000Ω程度と小さいため、1バイト程度(8個程度)のMTJ素子を直列に接続できる。その直列抵抗は10kΩ程度であり、微細なトランジスタと同程度であるため、必要な書き込み電流を供給できる。

バイト選択トランジスタ31、32を制御回路110によってONにすると、導電層12に書き込み電流Iが通電される。図1に示すメモリセル10の場合、導電層12内のスピン起動相互作用による電子の散乱により、導電層12の上面には紙面奥行方向のスピンをもつ偏極電子が蓄積され、導電層12の下面には紙面手前方向のスピンをもつ偏極電子13a、13bが蓄積される。

このような構成のメモリセル10では、ビットが非選択状態では、書き込み電流Iが閾値電流Ic0を超えると、蓄積された偏極電子と記憶層21の磁化との相互作用(Spin Transfer Torque)により、情報を書き込むことができる。

同様に、ビットが半選択状態では、書き込み電流Iが閾値電流Ic0/2を超えると、蓄積されたスピン偏極電子と記憶層21の磁化との相互作用(Spin Transfer Torque)により、情報を書き込むことができ。

(書き込み方法)
次に、図2および図3を参照して図1に示すメモリセル10への書き込み方法について説明する。本実施形態においては、メモリセル10への書き込みは2段階で行う。図2および図3においては、メモリセル10への書き込みは、1バイト情報として、(0,1,1,0,0,0,0,1)を書き込む場合を示す。

まず、図2に示すように、バイト選択トランジスタ31,32、ビット選択トランジスタ25〜25を制御回路110および制御回路120を用いてONにし、MTJ素子20〜20の参照層23に第1電位(例えば、正の電位)を印加するとともに導電層12の第1端子12aと第2端子12bとの間に書き込み電流Iを流す。このとき、すべてのMTJ素子20〜20の記憶層21の磁化安定性(一軸磁気異方性)は弱くなり、それらの閾値電流はIc0→Ichとなる。このため、書き込み電流Iw0(I>Iw0>Ich)ですべてのMTJ素子20〜20に情報“0”、すなわち(0,0,0,0,0,0,0,0)が書き込まれる。通常、閾値電流Ichの1.5倍程度の書き込み電流を流せば、書き込みエラーレイトは10−11程度にできるため、
w0〜1.5Ich (2)
となる。

なお、電圧の極性と垂直磁気異方性の増減は、非磁性材料と記憶層材料により変わる。

次に説明するシミュレーションでは、参照層に正電圧を印加した場合に記憶層の異方性が増加し、負電圧の印加で異方性が減少する仮定で計算した。

上述のことを裏付けるシミュレーション結果を図11乃至図12Cに示す。図11は、MTJ素子の参照層に印加する電圧を+0.5V、0V、−0.5Vをそれぞれ印加したときに、導電層に電流を流し、MTJ素子の記憶層の磁化反転が生じた閾値電流Ic0をシミュレーションにより求めた結果を示す。図11において、縦軸はMTJ素子の参照層に印加した電圧を示し、横軸は閾値電流Ic0を示す。

図11において、点Pは、MTJ素子の参照層に+0.5Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行(AP)状態から平行(P)状態に変化した点を示し、点Pは、MTJ素子の参照層に+0.5Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行(P)状態から反平行(AP)状態に変化した点を示す。

点Pは、MTJ素子の参照層に0Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行(AP)状態から平行(P)状態に変化した点を示し、点Pは、MTJ素子の参照層に0Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行(P)状態から反平行(AP)状態に変化した点を示す。

点Pは、MTJ素子の参照層に−0.5Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行(AP)状態から平行(P)状態に変化した点を示し、点Pは、MTJ素子の参照層に−0.5Vの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行(P)状態から反平行(AP)状態に変化した点を示す。点P、P、Pを結ぶ破線は、MTJ素子の参照層に印加する電圧を+0.5V〜−0.5Vに変化させた場合に、MTJ素子がAP状態からP状態に変化するときの閾値電流Ic0を示す。また、点P、P、Pを結ぶ破線は、MTJ素子の参照層に印加する電圧を+0.5V〜−0.5Vに変化させた場合に、MTJ素子がP状態からAP状態に変化するときの閾値電流Ic0を示す。

図12A乃至図12Cはそれぞれ、MTJ素子の参照層に+0.5V、0V、−0.5Vの電圧を印加したとき場合におけるヒステリシス曲線を示す。これらのヒステリシス曲線は、縦軸にMTJ素子の抵抗Rを示し、横軸に導電層に流した電流Iを示す。図12A乃至12Cの点P〜Pは、図11に示す点P〜Pにそれぞれ対応する。

図11乃至図12Cからわかるように、正極性の電圧をMTJ素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ic0が低下する。逆に、負の極性の電圧をMTJ素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ic0が増加する。

第1実施形態のメモリセルにおいて、MTJ素子に印加した電圧と、導電層に流し磁化反転が観測された電流値ISO,switchingとの関係を求めた実験結果を図13に示す。

この実験では非磁性材料/記憶層にMgO/CoFeBを用いた。この材料の組み合わせでは、参照層に正電圧印加した場合に記憶層の異方性が減少し、負電圧で異方性が増加した。

図13は、MTJ素子に印加する電圧VMTJを縦軸にとり、導電層に流し磁化反転が観測された電流値ISO,switchingを横軸にとった特性である。

図13において、「P」で示される領域は、MTJ素子の記憶層と参照層の磁化方向が互いに平行状態にあることを示し、「AP」で示される領域は、MTJ素子の記憶層と参照層の磁化方向が互いに反平行状態にあることを示す。なお、図13において、導電層に流した電流Iはパルス幅数msで測定したものであり、絶対値自身はnsオーダーの閾値電流Ic0の値よりも小さく出ているはずである。しかし、電圧を印加した場合の閾値電流Ic0の変化は概略シミュレーション結果を裏付けている。

次に、情報“1”を書き込むべきビットのビット選択トランジスタ、例えば、ビット選択トランジスタ25、25、25を制御回路120によってONにし、MTJ素子20、20、20の参照層23に第2電位(例えば、正の電位)を印加する。また、このとき、バイト選択トランジスタ31、32も制御回路110を用いてONにし、導電層12に、情報“0”を書き込む場合と逆方向の書き込み電流Iw1(Ic0>Iw1>Ich)を流す。すると、MTJ素子20、20、25の記憶層21にそれぞれ情報“1”が書き込まれる(図3)。このとき、前述の場合と同様に、
w1〜1.5Ich (3)
となる。この結果、2回の書き込み動作で、1バイトの情報(0,1,1,0,0,0,0,1)を書き込むことができる。なお、上記2回の書き込み動作は、制御回路110と制御回路120が連携動作を行うことにより可能となる。すなわち、上記2段階のうち第1段階の書き込みを行う第1書き込み回路と、第2段階の書き込みを行う第2書き込み回路はともに、制御回路110と制御回路120に跨がって構成される。

これまでよく検討されている書き込み原理はトンネル障壁越しにスピン偏極した電子を記憶層に注入するSTT(Spin Transfer Torque)書き込み方式と呼ばれている。

本実施形態で利用している書き込みはSOT(Spin Orbit Torque)書き込み方式と、ビットを半選択状態にする電圧書き込み方式を利用している。SOT書き込み方式の原理は同じ偏極した電子と記憶層の電子の相互作用である。よってその書き込み電流閾値に大きな差はない。

本実施形態では、1ビット当たりに必要な書き込み電荷q=Qw/bitは
=(Iw1×t+Iw0×t)/8 (4)
となる。ここで、tは書き込みパルス幅である。

一方、通常のSTT書き込みの1ビット当たりの書き込み電荷q’=Q’/bit、および通常のSOT書き込みの1ビット当たりの書き込み電荷q’’=Q’’/bitは、
’=q’’=(I’×t)/1
=1.5Ic0 (5)
である。

よって、本実施形態によれば1ビット当たりの書き込み電荷比(q/q’、q/q’’)を
/q’= q/q’’
={(Iw1×t+Iw0×t)/8}/{(I’×t)/1}
=(Iw1+Iw0)/(8I’)=3Ich/(12Ic0
=3Ich/(24Ich)=3/24=1/8
とすることができる。

すなわち、本実施形態により書き込み電荷を一桁近く低減でき、その結果書き込みエネルギーも一桁近く低減できる。

次に、図1に示すメモリセル10がアレイ状に配列された磁気メモリにおける、書き込みビットの選択方法について図4および図5を参照して説明する。図4は、図1に示すメモリセル10が2×2のアレイ状に配列された磁気メモリ1を示す回路図である。この磁気メモリは、2×2のアレイ状に配列されたメモリセル1011、1012、1021、1022を有している。

第i(i=1,2)行のメモリセル10i1、10i2においては、バイト選択トランジスタ31の制御端子がバイト選択ワード線SWLに接続され、第2端子が第1書き込みワード線WWL1に接続され、バイト選択トランジスタ32の第2端子が第2書き込みワード線WWL2に接続される。第j(j=1,2)列のメモリセル101j、102jにおいては、バイト選択トランジスタ32の制御端子がバイト選択ビット線SBLに接続される。

各メモリセル10ij(i、j=1,2)においては、ビット選択トランジスタ25(k=1,・・・,8)は、制御端子がビット選択ビット線bSBLjkに接続され、第2端子が書き込みビット線bWBLjkに接続される。

このように構成された磁気メモリ1の等価回路の一例を図5に示す。

図4および図5に示す磁気メモリにおけるビットの選択方法について、メモリセル1012のMTJ素子20、20、20を選択する場合を例にとって説明する。まず、書き込むバイトを選択する。すなわち、バイト選択ワード線SWL、バイト選択ビット線SBL、第1書き込みワード線WWL1、第2書き込みワード線WWL2を活性化する。このバイト選択中、ビット選択ビット線bSBL22、bSBL23、bSBL28および書き込みビット線bWBL22、bWBL23、bWBL28を予め、活性化し、半選択状態としておく。これにより、選択されたバイト(例えば、メモリセル1012)における選択されたビット(例えば、MTJ素子20、20、20)に情報の書き込みが可能となる。

読み出しは、以下のように行われる。例えば、メモリセル1012から読み出す場合は、メモリセル1012のバイト選択トランジスタ31、32と、ビット選択トランジスタ25〜25とをONにして、読み出しビットを選択し、書き込みビット線bWBL21〜bWBL28を流れる電流により選択されたビットの抵抗を測定し、情報を判別する。なお、書き込みビット線bWBL21〜bWBL28に定電流を流し、選択されたビット(MTJ素子)の参照層と記憶層との間の電圧を測定することにより選択されたビットの抵抗を測定してもよい。

上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。例えば、選択したビットの参照層23に負の電位を印加する。この場合は非選択のビットのみ書き込むこととなる。これについては、図11乃至図13を参照して説明済みである。

また、読み出しに際しても電圧の印加方向を書きにくい方向(極性)に設定することにより、読み出し時の誤書き込みを完全に発生しないようにすることができる。STT書き込み方式を用いた場合は、どちらの極性に設定してもスピントルクが作用するため、読み出し時の誤書き込みを解消することは困難である。この問題は読出しディスターブと呼ばれ、STT書き込みMRAMの大容量化(Scaling)を阻害する大きな要因の一つとなっている。

上記あるいは後述の実施形態においては、面内磁化方式のMTJ素子を例にとって説明するが、磁気抵抗素子はこれに限るものではなく、例えば垂直磁化方式のMTJ素子を用いることができる。この場合も、面内磁化方式のMTJ素子の場合と同様に、ビット選択トランジスタをONにし、書き込み閾値電流を小さくしたり、大きくしたりしてビットを選択する。

(第1変形例)
第1実施形態の第1変形例により磁気メモリについて図14A乃至図14Cを参照して説明する。

この第1変形例の磁気メモリにおいては、図1に示す第1実施形態の磁気メモリにおいて、各MTJ素子の参照層23に接続されたビット選択トランジスタ25〜25を削除し、代わりに参照層23に印加する電圧および印加タイミングを制御回路120によって制御するように構成したものである。

図14Aおよび図14Bに第1変形例の磁気メモリのメモリセルの断面図および平面図をそれぞれ示す。MTJ素子20〜20が配置された導電層12の下層に、書き込み電流をON/OFFを制御するトランジスタ31、32を配置し、MTJ素子20〜20の参照層23にビット線BL〜BLを接続するように配置した構成を有している。これらのビット線BL〜BLは、図1に示す制御回路120に電気的に接続される。なお、図14Bには、ビット線BL〜BLを共有する2つのメモリセルが配置された構成を有し、このうちの1つのメモリセルの断面を図14Aに示している。

トランジスタ31、32は半導体層4a、4bにそれぞれ配置される。トランジスタ31は、ソースおよびドレインの一方がプラグ5aを介して導電層12に接続され、他方がプラグ6aを介してワード線WL1に接続される。また、トランジスタ32は、ソースおよびドレインの一方がプラグ5bを介して導電層12に接続され、他方がプラグ6bを介してワード線WL2に接続される。

このように構成された第1変形例の磁気メモリは、以下のように高集積化が可能となる。MTJ素子に面内磁化方式を用い、そのアスペクト比を例えば2.5に設定し、短辺幅をFとした場合、1ビットのフットプリント(セルサイズ)を(1+1)F×(2.5+1)F=7Fとすることが可能である。また、MTJ素子に垂直磁化方式を用い、そのアスペクト比を1に設定し、短辺幅をFとした場合、1ビットのフットプリント(セルサイズ)を(1+1)F×(1+1)F=4Fとすることが可能である。

なお、図14Cに示すような構成にすることにより、更に高集積化することができる。図14Cにおいては、隣接するメモリセルの導電層12を共有化し、かつトランジスタ32のソースおよびドレインの一方と導電層12とを接続するプラグを共有化して1つのプラグ5cとした構成を有している。なお、トランジスタ31のソースおよびドレインの一方と導電層12とを接続するプラグを共有化して1つのプラグとしても良い。図14Cに示すような構成とすることにより、MTJ素子が広い範囲にわたり等ピッチで配置されるため、パターニング精度も向上することができる。

(第2変形例)
第1実施形態の第2変形例による磁気メモリについて図15A、15Bを参照して説明する。図15Aは、第2変形例の磁気メモリのメモリセルの断面図である。この第2変形例のメモリセル10は、図14Aに示す第1変形例のメモリセルにおいて、MTJ素子20(i=1,・・・,8)とビット線BLとの間にビット選択トランジスタ25を配置した構成を有している。なお、図15Aにおいて、各トランジスタ25(i=1,・・・,8)の側面に配置されているものは、各トランジスタのゲート66である。各トランジスタの側面とゲート66との間にゲート絶縁膜42が配置されている。すなわち、これらのトランジスタは縦型トランジスタである。

この第2変形例の磁気メモリも、第1変形例の磁気メモリと同様に、高集積化することができる。更に、図15Bに示すような構成にすることにより、更に高集積化することができる。図15Bは、図14Bに示す第1変形例のメモリセルにおいて、MTJ素子20(i=1,・・・,8)とビット線BLとの間にビット選択トランジスタ25を配置した構成を有している。すなわち、図15Aに示す2つのメモリセルが隣接している場合、、隣接するメモリセルの導電層12を共有化し、かつトランジスタ32のソースおよびドレインの一方と導電層12とを接続するプラグを共有化して1つのプラグ5cとした構成を有している。

なお、第1変形例および第2変形例においては、トランジスタ31、32は、単結晶を用いたトランジスタであっても良いし、縦型トランジスタであってもよい。

以上説明したように、第1実施形態およびその変形例によれば、消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。しかも、高集積化できる。

(第2実施形態)
なお、図4、5に示す磁気メモリにおいては、メモリセル1012のMTJ素子20、20、20を選択した場合は、メモリセル1012内のMTJ素子20、20〜20はバイト半選択ビットとなり、メモリセル1022内のMTJ素子20、20、20がビット半選択ビットとなる。このように、2種類の半選択ビットが多いため、反転電流閾値等のバラつきが大きい場合は、誤書き込みを発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第2実施形態として説明する。

第2実施形態の磁気メモリを図6に示す。第2実施形態の磁気メモリ1は、2×2のアレイ状に配置されたメモリセル1011〜1022を有している。各メモリセル10ij(i,j=1,2)は、図1に示すメモリセル10と同じ構成を有している。

第i(i=1,2)行のメモリセル10i1、10i2においては、バイト選択トランジスタ31、32の制御端子がバイト選択ビット線SBLに接続される。

第j(j=1,2)列のメモリセル101j、102jにおいては、バイト選択トランジスタ31の第2端子が第1書き込みワード線WWL1に接続され、バイト選択トランジスタ32の第2端子が第2書き込みワード線WWL2に接続される。

各メモリセル10ij(i、j=1,2)においては、ビット選択トランジスタ25(k=1,・・・,8)は、制御端子がビット選択ワード線bSWLkjに接続され、第2端子が共通のビット線BLに接続される。

この第2実施形態の磁気メモリにおける書き込みは以下のように行われる。

第2実施形態においては、メモリセルを選択し、この選択したメモリセル(選択バイト)の1個あるいは複数個のMTJ素子に書込みを行う場合には、書込みを行うMTJ素子について、ビット選択トランジスタ25〜25のうちの対応するビット選択トランジスタをONにすることにより半選択状態にし、バイト選択トランジスタ31とバイト選択トランジスタ32をONすることにより導電層12に電流を通電して、半選択状態のMTJ素子の書込みを行う。

一方、読み出し時には、読み出しを行うメモリセルを選択し、この選択したメモリセル内の読み出しを行うMTJ素子のビット選択トランジスタ25〜25をONにして、さらにバイト選択トランジスタ31とバイト選択トランジスタ32の一方、あるいは両方をONすることにより、読み出しを行うMTJ素子に通電を行い、MTJ素子に記憶されているデータの読み出しを行う。

上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。この場合は非選択ビットのみ書き込むこととなる。

第2実施形態によれば、第1実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。

(第3実施形態)
第3実施形態による磁気メモリを図7に示す。第3実施形態の磁気メモリ1は、2×2のアレイ状に配置されたメモリセル1011〜1022を有している。各メモリセル10ij(i,j=1,2)は、図1に示すメモリセル10からバイト選択トランジスタ32を削除した構成を有している。

第i(i=1,2)行のメモリセル10i1、10i2においては、バイト選択トランジスタ31の第2端子が第1書き込みビット線WBL1に接続され、導電層12の第2端子が第2書き込みビット線WBL2に接続される。

第j(j=1,2)列のメモリセル101j、102jにおいては、バイト選択トランジスタ31の制御端子がバイト選択ワード線SWLに接続される。

各メモリセル10ij(i、j=1,2)においては、ビット選択トランジスタ25(k=1,・・・,8)は、制御端子がビット選択ワード線bSWLkjに接続され、第2端子が共通のビット線BLに接続される。

この第3実施形態の磁気メモリは、第2実施形態の磁気メモリと同様の操作により、書込み、読み出しが可能になる。第3実施形態の場合には、バイト選択トランジスタ31が1個でも書込み、読み出しが可能であるが、図5に示す第2実施形態と同様に、導電層12に対してバイト選択トランジスタ31と反対側にバイト選択トランジスタ32と、このバイト選択トランジスタ32の制御端子に接続される配線を設けても良い。

第3実施形態によれば、第2実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。

(第4実施形態)
第4実施形態による磁気メモリを図8に示す。第4実施形態の磁気メモリ1は、2×2のアレイ状に配置されたメモリセル1011〜1022を有している。各メモリセル10ij(i,j=1,2)は、図1に示すメモリセル10からビット選択トランジスタ25〜25の代わりにダイオード27〜27を設けた構成を有している。各ダイオード27(i=1,・・・,8)のカソードが対応するMTJ素子20の第2端子に接続される。

第i(i=1,2)行のメモリセル10i1、10i2においては、バイト選択トランジスタ31、32の制御端子がバイト選択ビット線SBLに接続される。

第j(j=1,2)列のメモリセル101j、102jにおいては、バイト選択トランジスタ31の第2端子が第1書き込みワード線WWL1に接続され、バイト選択トランジスタ32の第2端子が第2書き込みワード線WWL2に接続される。

各メモリセル10ij(i、j=1,2)においては、ダイオード27(k=1,・・・,8)は、アノードがビット選択ワード線bSWLkjに接続される。

次に、第4実施形態の磁気メモリ1における書き込みについて説明する。

この第4実施形態の磁気メモリ1において、メモリセルを選択し、この選択したメモリセル(選択バイト)の1個あるいは複数個のMTJ素子に書込みを行う場合には、書込みを行うMTJ素子に接続されたビット選択ワード線(1個あるいは複数個)に電圧を印加することにより、書き込みを行うMTJ素子を半選択状態にし、バイト選択トランジスタ31とバイト選択トランジスタ32をONすることにより導電層12に電流を通電して、半選択状態のMTJ素子の書込みを行う。

上述の場合、ビット選択によりそのビットを書き易い半選択状態としたが、ビット選択により一軸磁気異方性を大きくし、逆に書きにくくすることもできる。この場合は非選択ビットのみ書き込むこととなる。

一方、読み出し時には、読み出しを行うMTJ素子に接続されたビット選択ワード線に電圧を印加し、さらにバイト選択トランジスタ31とバイト選択トランジスタ32の一方、あるいは両方をONすることにより、読み出しを行うMTJ素子に通電を行い、MTJ素子に記憶されているデータの読み出しを行う。それぞれの磁気抵抗素子にはダイオードが接続されているが、これは読み出し電流の回り込みを防止し、読み出し信号のS/N比を大きく改善することができる。
第4実施形態では、2つのバイト選択トランジスタ31、32に複数のMTJ素子を接続することができる。図8では、8個のMTJ素子20〜20に2個のバイト選択トランジスタ31、32が接続されている。垂直磁化方式のMTJ素子一つは4Fのフットプリントで形成できる。ここにFは設計ルールを示す。8個のMTJ素子のフットプリントは32Fであり、通常トランジスタは6Fのフットプリントで作成可能なため、MTJ素子の下層に2個のトランジスタが形成できる。その結果、1ビットのフットプリントは4Fにすることができる。

なお、第4実施形態においては、各ダイオード27(i=1,・・・,8)のカソードが対応するMTJ素子20の第2端子に接続されていたが、アノードが対応するMTJ素子20の第2端子に接続されていてもよい。

第4実施形態によれば、第1実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。

(第5実施形態)
第4実施形態の磁気メモリ1は、図4に示す第1実施形態の磁気メモリと同様にビット線に繋がった磁気抵抗素子が半選択状態となり、誤書き込みが発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第5実施形態として説明する。

第5実施形態の磁気メモリを図9に示す。この第5実施形態の磁気メモリ1は、複数のセル群が列方向に配置され、各セル群は第4実施形態の磁気メモリのメモリセルが6行×2列に配置された構成を有し、更に隣接するセル群間にトランジスタ28〜28を設けた構成を有している。このような構成を用いたことにより、同一ビット線に繋がるMTJ素子の数を制限することが可能となり、半選択ビットの数を低減し、誤書き込みを抑制することができる。

図9において、各セル群は、6行×2列に配置されたメモリセル1011〜1062を有している。各メモリセル10ij(i=1,・・・,6、j=1,2)は、第4実施形態の磁気メモリ1のメモリセルと同じ構成を有している。

同一行に配置されたトランジスタ28〜28は、ゲート(制御端子)が新たに設けられた配線34に接続され、ソースおよびドレインの一方(第1端子)が対応するビット選択ワード線(図8参照)の対応する1つに接続され、ソースおよびドレインの他方(第2端子)が新たに設けられた配線35〜35の対応する1つに接続される。

なお、図9においては、各セル群は同じ行数のメモリセルから構成されていたが、異なる行数のメモリセルから構成されていてもよい。

第5実施形態も、第4実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。

(第6実施形態)
第6実施形態による磁気メモリについて図10を参照して説明する。この第6実施形態の磁気メモリ1は、図1に示す第1実施形態の磁気メモリ1と同じ構成を有し、書き込み方法が異なる。

この書き込み方法は、第1実施形態と同様に、2段階で行う。まず、選択ビットに2種類の電位を与え、書き込み易いビット、書き込みにくいビットをつくる。ビット線につながるMTJ素子の数を少なくする。例えば、図10に示すように、活性化させるビット(MTJ素子)20〜20に、対応するビット線選択トランジスタ25〜25を介して例えばプラスの電位Vaを、不活性化させるビット(MTJ素子)20に、対応するビット線選択トランジスタ25を介してマイナスの電位Vpを印加する。このとき、導電層12に書き込み電流を、例えば第1端子12aから第2端子12bに向かって流す。これにより、活性化させるビット(MTJ素子)20〜20に、情報“0”が書き込まれる。続いて、MTJ素子20にビット線選択トランジスタ25を介してプラスの電位Vaを印加するとともに、MTJ素子20〜20に、ビット線選択トランジスタ25〜25を介して例えばマイナスの電位Vpを印加し、更に導電層12に第2端子12bから第1端子12aに向かって書き込み電流を流す。これにより、MTJ素子20に情報“1”が書き込まれる。これにより、メモリセル10にデジタル情報(1,0,0,0,0,0,0,0)が書き込まれる。

活性化ビットの閾値電流Icha(=Ic0/2),不活性化ビットの閾値電流Ichpとすると、Ichp
chp=1.5Ic0 (6)
と設定することも可能である。このため、書き込み電流Iw0
w0〜1.5Icha=0.75Ic0 (7)
であり、
w0=0.5Ichp (8)
となる。これにより、誤書き込み発生確率は無視できる(<10−9)レベルにすることができる。

なお、本実施形態における書き込みは、第1実施形態と同様に、図1に示す制御回路110、120を用いて行う。

第6実施形態も、第1実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。

以上説明したように、各実施形態によれば、2回の書き込み動作により、複数の磁気抵抗素子にデジタル情報を書き込むことが可能となり、書き込みエネルギーを一桁近く低減することができる。

次に書き込みエラーレイトWER(Write Error Rate)をさらに改善する方法について説明する。

一回の書き込みによる書き込み確率Pswは、次のように近似される(Springer Science +Business Media Dordrecht 2013 Yongbing Xu, David D. Awshalom and Junsaku Nitta, Handbook of Spintronics 10.1007/978-94-007-76004-3_39-1参照)。
したがって、非書き込み確率PnSWは、PnSW=1−PSWとなる。

ここで、fは試行頻度(attempt frequency)と呼ばれ通常〜1×10Hz程度と考えられている。tは書き込みパルス幅、Iは書き込み電流、Ic0は書き込みパルス幅t=1nsへ内挿した場合の反転電流値(書き込み確率50%)である。また、ΔSWは、熱安定性を示す指標であって、ΔESWをスイッチングエネルギー、kをボルツマン定数、Tを絶対温度を表す場合に、ΔSW=(ΔESW/(kT))で表される。また、xは1〜2の値であり、磁気メモリによって決まる値である。
書き込みエラーレイトWERの改善の第1の方法は、単純に書き込みパルス幅tを増大することである。理想的なビット(メモリ素子、すなわちMTJ素子)では、書き込みパルス幅tを増大すると反転電流値Ic0、すなわちパルス幅tが増大すること等により、上記の式に従い、非書き込み確率PnSWを低減することができる。

ストレージクラスメモリの応用の場合、書き込みパルス幅tを200ns程度まで増大することができる。あるいは、書き込みパルスtを複数回印加することも効果的である。

一回の書き込みパルス幅tによる選択ビットの書き込み確率をPsw、非選択ビットの非書き込み確率Pnswとすると、幅が2tの書き込みパルスを印加する、あるいは幅tの書き込みバルスを二回印加することによって、選択ビットに書き込めない確率は(1−PSsw、非選択ビットの非書き込み確率は約2Pnswとなる。例えば、(1−PSsw)を1×10−6、PnSWを1×10−11に設定した場合、幅が2tpの書き込みパルスの印加、あるいは幅tpの書き込みバルス二回の印加で選択ビットの書き込み確率を1×10−12程度、非選択ビットの非書き込み確率2PnSWは2×10−11となる。すなわち、この書き込みパルス印加により、選択ビットを書き込む確率および非選択ビットを書き込まない確率を大幅に向上することができ、その結果、書き込みエラーレイトWERを1×10−11台とすることができる。

上記には電圧を印加し、ビットを活性化することにより、書き込み電流Iw0を低減する例を説明したが、面内磁化方式のMTJを用いた場合に反転電流値Ic0自体を低減する方法を以下に説明する。

上述のように反転電流値Ic0は記憶層の一軸磁気異方性に比例する、より正確には一軸磁気異方性エネルギーΔEretに比例する。さらに、反転電流値Ic0はスイッチングエネルギーΔEswにも比例する。このため、次の式(9)に示すように記述することができる。
c0=4eα/hθSH(ΔEret+ΔEsw)tbebe/ARwsl (9)
ここに、e、α、h、θSH、ΔEret、ΔEsw、AR、tbe、wbesl、wslはそれぞれ電子の電荷、ダンピング定数、換算プランク定数(reduced Planck constant)、スピン注入効率、一軸磁気異方性エネルギー(リテンションエネルギー)、スイッチングエネルギー、記憶層(MTJ)のスペクト比、導電層の厚さ、導電層の幅、記憶層の厚さ、記憶層の幅である。

スイッチングエネルギーΔEswは、おおよそ記憶層の鉛直方向の反磁界エネルギーである。記憶層に適切な大きさの垂直磁気異方性を付与すれば一軸磁気異方性エネルギーΔEretを維持し、正確には低下を抑えて、反転電流値Ic0を低減することができる。この効果の計算例を図16に示す。図16は記憶層とトンネル障壁の界面で発生する界面磁気異方性(Ks)と反転電流値Ic0との関係を示す図である。図16の矢印に示すように、界面磁気異方性Ksを1.6erg/cm程度にすることにより、反転電流値Ic0を1/4程度に低減することができる。なお、この計算では、ダンピング定数αは0.01としている。

(実施例)
上記第1乃至第6実施形態およびそれらの変形例の磁気メモリにおいては、隣接するビット(MTJ素子)を近接配置しているため微細化に際しては、ビット間の相互作用が発生する懸念がある。以下には、このビット間の相互作用を低減し、安定なメモリ動作を確保する磁気メモリを実施例として説明する。

(第1実施例)
第1実施例の磁気メモリについて図17を参照して説明する。図17は、単純にビット間の距離PMTJを大きくし、記憶層から磁束の届かない部分に隣接ビットを配置した第1実施例の磁気メモリの断面図である。単にビット間の距離PMTJを大きくすると、導電層12の抵抗が増加し弊害が発生するためビット間の導電層12の厚さを厚くし、導電層12の抵抗の増大を少なくしている。すなわち、隣接するMTJ素子20、20i+1(i=1,・・・,8)間に、導電率の大きな材料の層50を配置した構成となっている。層50は、例えばTa、W、Cu等が用いられる。

当然のことながら、ビット間の距離を大きくしない場合にもビット間に層50を配置して導電層12を厚くし、導電層12の抵抗の増大を抑制すれば、同部分での電圧効果の悪影響や、さらなる低消費エネルギー化を図れる。

これらの場合、MTJ素子と厚い導電層50との間の距離dはd≧λsとなるように設定し、閾値電流Ic0の増大を防止することが好ましい。ここにλsは導電層12のスピン拡散長で典型的には約0.5nm〜1nm程度である。導電層12の高抵抗化を避ける意味では、距離dは、
2λs>d≧λs
に設定することが好ましい。

図18乃至図21に第1実施例の磁気メモリの製造方法を示す。まず、導電層12上に、記憶層21となる磁性層、非磁性層22、および参照層23となる磁性層を順次形成する。磁性層23上にMTJ素子をパターニングするためのマスク40を形成する(図18)。

次に、マスク40を用いて、磁性層23、非磁性層22、磁性層21をパターニングし、MTJ素子20を形成する。その後、MTJ素子20の側面に絶縁体からなる側壁42を形成する(図19)。この側壁42の厚さがMTJ素子20と厚い層50との間の距離Dとなる。

次に、図20に示すように、導電率の大きな材料の層50を堆積する。続いて、側壁42の上面が露出するまで層50をエッチングする。その後、MTJ素子20および層50の奥行の方向を規定し、加工を行う。マスク40を除去し、磁気メモリのメモリセルを完成する(図21)。

この製造方法によれば、ビット間の導電層50を自己整合プロセスで形成することができるため、ビット間を大きくしない場合でもビット間の導体層の厚さを厚くすることができる。特に、同一導電層上に多数のビットを配置するストレージクラスメモリ応用の場合に効果的である。

なお、図22に示すように、導電層12の下にビア等の導電体52を配置し、ビット間の導電層を厚くし、導電層の抵抗の増大を抑制してもよい。メモリセルの両端のビア、すなわち図14Aに示すプラグと同じプロセスにて作成すれば、コストを増大することなく形成することが可能となる。

(第2実施例)
第2実施例の磁気メモリは、メモリ素子であるMTJ素子の記憶層21として、例えばCoFeB/Ru/CoFeB等のシンセテイック記憶層21Aを用いている(図23)。この場合、記憶層21Aからの漏えい磁束自身を少なくできるため、ビット間の距離が短くても隣接するMTJ素子の記憶層間の相互作用を低減することができる。

(第3実施例)
第3実施例の磁気メモリは、図24に示すように、第1乃至第6実施形態の磁気メモリの各メモリセルにおいて、導電層12の下部に、例えばNiFeまたはCoFeB等からなる軟磁性層60を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層60で吸い込むことが可能となり、ビット間距離が短いまま隣接するMTJ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。

(第4実施例)
第4実施例の磁気メモリは、図25に示すように、MTJ素子201〜208のそれぞれの周囲に絶縁層64を介し軟磁性層66を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層55で吸い込むことにより、ビット間距離が短いまま隣接するMTJ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。なお、軟磁性層66の磁気膜厚(Ms×t’)は記憶層の磁気膜厚(Ms×t)よりも大きく設定することが好ましい。ここで、Msは記憶層の飽和磁化、tは記憶層の膜厚、Ms’は軟磁性層の飽和磁化、t’は軟磁性層の膜厚である。

なお、図26において左側に示すように、軟磁性層66は。MTJ素子20の周囲、すなわちMTJ素子の4つの側面を取り囲むように配置しても良いし、図26において右側に示すようにMTJ素子20の対向する2つの側面を覆うように配置してもよい。なお、図26はメモリ素子(MTJ素子)の平面図である。

MTJ素子20の対向する2つの側面を覆うように軟磁性層66を配置する場合の製造方法を図27乃至図30に示す。

まず、導電層12上に、記憶層21となる磁性層、非磁性層22、および参照層23となる磁性層を順次形成する。磁性層23上にMTJ素子をパターニングするためのマスク40を形成する(図27)。

次に、マスク40を用いて、磁性層23、非磁性層22、磁性層21をパターニングし、MTJ素子20を形成する。その後、MTJ素子20の側面に絶縁体からなる側壁42を形成する(図28)。この側壁42の厚さがMTJ素子20と厚い層50との間の距離Dとなる。

次に、図29に示すように、軟磁性層66を堆積した後、導電率の大きな材料の層50を堆積する。続いて、側壁42の上面が露出するまで層50をエッチングする。その後、MTJ素子20および層50の奥行の方向を規定し、加工を行う。マスク40を除去し、磁気メモリのメモリセルを完成する(図30)。この製造方法は、隣接するビット間に層50を形成しているので、ビット間の抵抗を低減することもできる。

以下には、本発明の磁気メモリをさらに、高速で書き込むための工夫について記述する。

(第5実施例)
第5実施例の磁気メモリについて、図31A、31Bを参照して説明する。この第6実施例の磁気メモリは、各MTJ素子20の長辺方向を導電層12の延在する方向に対して、90度ではなく斜めの方向に配置した構成を有している(図31A)。

第1乃至第6実施形態および第1実施例1乃至第4実施例においては、各MTJ素子20の長辺方向を導電層12の延在する方向に対して略90度となる配置であった。このため、書き込み電流が流れたての初期は導電層12の表面の電子のスピン方向と記憶層の磁化は平行あるいは反平行であるため原理的にはスピントランスファートルクが働かない。実際には磁化方向の乱れ等により弱いスピントランスファートルクが働き、磁化の歳差運動が大きくなってから大きなスピントランスファートルクが働き書き込みが完了する。

これに対して、第6実施例では、図31Bに示すように、MTJ素子の記憶層の磁化70はもっとも長い対角線の方を向く。その結果、導電層12の表面の電子のスピン方向と記憶層の磁化は平行あるいは反平行からある角度θを持つ。そのため、書き込み電流が流れると単に大きなスピントランスファートルクが働き、高速で書き込むことができる。

上述のことは、データ書き込みの観点から述べたが、実用上はデータ読み出しにも配慮しなければならない。特に大容量化、微細化に際しては、書き込みの低エネルギー化と磁気抵抗素子の抵抗変化率(MR)の増大との両立に配慮しなければならない。

この場合、記憶層の非磁性層(例えばMgO)との界面を結晶化し、MgOとともに(001)配向させることがポイントとなる。記憶層のMgO側は通常B(ボロン)等を添加したCo、Fe等のアモルファス材料を用いる。これをアニールし、B等の添加元素を逃がしCo、Fe等を結晶化させることにより、300%ちかいMRを実現することができる。このため、B等の添加元素を吸収する材料を上記界面に配置することが効果的である。第1乃至第6実施形態および実施例1乃至6では、導電層にB等の添加元素を吸収する材料を用いることが効果的であり、かつ厚くすることが高MR化に効果がある。

(第6実施例)
次に、第6実施例の磁気メモリについて図32乃至図34を参照して説明する。この第6実施例の磁気メモリは高速読出しが可能となる。

図32に示すように、1ビットは一対のMTJ素子20a、20bから構成され、それぞれのMTJ素子20a、20bに反対極性の情報を記録する。一対のMTJ素子20a、20b間に読出し電極70を配置し、MTJ素子20bの参照層23に電源電圧Vddを印加し、MTJ素子20aの参照層23を接地し、電極70に読み出し電圧Vreadを印加することにより、電極70を介して情報を読出す(図33、図34)。これにより、情報の信頼性を改善し、高速読出しを可能にする。なお、導電層12の下方に2つのトランジスタ72a、72bが配置されている。トランジスタ72aは、ソースおよびドレインの一方がプラグ74aを介して導電層12に接続され、他方がプラグ76aを介して配線77aに接続される。また、トランジスタ72bは、ソースおよびドレインの一方がプラグ74bを介して導電層12に接続され、他方がプラグ76bを介して配線77bに接続される。MTJ素子20aへの情報の書き込みは、トランジスタ72aをONに、配線77aと電極70との間に書き込み電流を流すことにより行う。また、MTJ素子20bへの情報の書き込みは、トランジスタ72bをONに、配線77bと電極70との間に書き込み電流を流すことにより行う。

(第7実施例)
第7実施例の磁気メモリについて図35および図36を参照して説明する。この第7実施例の磁気メモリは、書き込み速度の大幅な向上を実現する例である。この第7実施例においては、MTJ素子の長軸を斜めとなるように配置し、さらにその傾き角θは、θ<45°とする(図35、36参照)。これまでの例では記憶層の磁化は歳差運動をしながら反転するため、書き込みに有限の時間、例えば数nsの時間が必要である。しかし、第7実施例では、歳差運動を起こさず、反転する。よって、1nsあるいはそれ以下の時間で書き込みを行うことが可能となる。

(第8実施例)
第8実施例の磁気メモリについて図37を参照して説明する。この第8実施例の磁気メモリは、LLC(Last Level Cache)等の高速中容量のメモリに用いられる。この第8実施例においては、導電層12上に配置された複数のビットを有し、各ビットが一対のMTJ素子20a、20bと、これらのMTJ素子20a、20b間に配置された電極71と、を備えている。各ビット内の一対のMTJ素子20a、20bには反対極性の情報が記憶され、電極71により一対のMTJ素子20a、20b間の中間電位を測定する。

(第7実施形態)
第7実施形態による磁気メモリを図38に示す。この第7実施形態の磁気メモリは、図6に示す磁気メモリ1にその書き込み回路および読み出し回路等の周辺回路を付加した構成を有している。

磁気メモリ1の第1書き込みワード線WWL1、WWL1はそれぞれ第1ワード線選択回路110を介して第1書き込み回路120に接続される。第1ワード線選択回路110は、制御信号Ayn<1>、Ayn<2>によりそれぞれオン/オフ制御されるスイッチ素子(FET)112<1>、112<2>を備える。

セル選択回路114は、制御信号Ac<k、1>(k=1,・・・,8)を磁気メモリ1のビット選択ワード線bSWLk1に送り、制御信号Ac<k、2>(k=1,・・・,8)を磁気メモリ1のビット選択ワード線bSWLk2に送る。

磁気メモリ1の第2書き込みワード線WWL2、WWL2はそれぞれ第2ワード線選択回路115を介して第2書き込み回路125に接続される。第2ワード線選択回路115は、制御信号Ays<1>、Ays<2>によりそれぞれオン/オフ制御されるスイッチ素子(FET)117<1>、117<2>を備える。

第1書き込み回路120は、制御信号SRCn、SNKnによりそれぞれオン/オフ制御されるスイッチ素子(FET)122a、122bを備える。

第2書き込み回路125は、制御信号SRCs、SNKsによりそれぞれオン/オフ制御されるスイッチ素子(FET)127a、127bを備える。

磁気メモリ1のバイト選択ビット線SBL、SBLはそれぞれ第2ビット線選択回路140から制御信号Axw<1>、Axw<2>を受ける。

磁気メモリ1のビット線BL、BLはそれぞれ第1ビット線選択回路142を介して第1読み出し回路130およびMTJ電圧印加回路150に接続される。第2ビット線選択回路142は、制御信号Axe<1>、Axe<2によりそれぞれオン/オフ制御されるスイッチ素子(FET)142a、142bを備える。

第1読み出し回路130は、制御信号SRCrにオン/オフ制御されるスイッチ素子(FET)130aと、センスアンプ139bと、を備える。

第2読み出し回路135は、制御信号SNKrによりオン/オフ制御されるスイッチ素子(FET)135aを備え、第2ワード線選択回路115のスイッチ素子117<1>、117<2>に接続される。

MTJ電圧印加回路150は、制御信号SRCv、SNKvによりそれぞれオン/オフ制御されるスイッチ素子(FET)152a、152bを備える。

制御信号SRCv、SRCs、SRCn、SRCr、SNKv、SNKs、SNKn、SNKrは制御回路160から出力される。

制御信号Axw、Axe、Ayn、Ays、Acはデコーダ170から出力される。

この第7実施形態において、書き込み時に通電を行う導電層は第1ワード線選択回路110、第2ワード線選択回路115、第1ビット線選択回路140によって選択する。通電の極性は第1書き込み回路120および第2書き込み回路125を制御することによって行う。また、書き込み時に電圧を印加するMTJ素子の選択は第1ビット線選択回路142およびセル選択回路114によって行う。MTJ素子に印加する電圧はMTJ電圧印加回路150と第1書き込み回路120および第2書き込み回路125によって調整する。

読み出し時のセル選択はセル選択回路114、第2ビット線選択回路140、第1ビット線選択回路142、第2ワード線選択回路115を用いて選択する。読み出し電流は第1読み出し回路130と第2読み出し回路135との間を通電して行う。

この第7実施形態も、第2実施形態と同様に消費エネルギーの低減を実現することが可能な磁気メモリを提供することができる。また、第2実施形態と同様に、半選択ビットの数を低減し、実質上誤書き込みを解消することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

1 磁気メモリ
10、1011〜1022 メモリセル
12 導電層
12a 第1端子
12b 第2端子
13a アップスピンを有する電子
13b ダウンスピンを有する電子
20〜20 磁気抵抗素子(MTJ素子)
21 記憶層
22 非磁性層
23 参照層
25〜26 ビット選択トランジスタ
27〜27 ダイオード
28〜28 トランジスタ
31 バイト選択トランジスタ
32 バイト選択トランジスタ
110 制御回路
120 制御回路

Claims (17)

  1. 第1端子および第2端子を有する導電層と、
    前記第1端子と前記第2端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
    前記複数の磁気抵抗素子の前記参照層に第1電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記複数の磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第2電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
    を備えた磁気メモリ。
  2. 第1端子および第2端子を有する導電層と、
    前記第1端子と前記第2端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
    前記複数の磁気抵抗素子のうちの第1群の磁気抵抗素子の前記参照層に第1電位を印加しかつ前記複数の磁気抵抗素子のうちの前記第1群と異なる第2群の磁気抵抗素子の前記参照層に前記第1電位と異なる第2電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1群の磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2群の磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
    を備えた磁気メモリ。
  3. 前記複数の磁気抵抗素子に対応して設けられた複数の第1トランジスタであって、各トランジスタは、第3および第4端子と、第1制御端子とを有し、前記第3端子が対応する磁気抵抗素子の前記参照層に電気的に接続される複数の第1トランジスタと、
    第5および第6端子と、第2制御端子とを有し、前記第5端子が前記第1端子に電気的に接続される第2トランジスタと、
    を更に備えた請求項1または2記載の磁気メモリ。
  4. 前記複数の第1トランジスタは、前記第1制御端子が互いに異なる複数の第1配線に接続され、前記第4端子が一つの第2配線に接続される請求項3記載の磁気メモリ。
  5. 第7および第8端子と、第3制御端子とを有し、前記第7端子が前記第2端子に電気的に接続される第3トランジスタを更に備えた請求項3記載の磁気メモリ。
  6. 前記複数の第1トランジスタは、前記第1制御端子が互いに異なる複数の第1配線に接続され、前記第4端子が一つの第2配線に接続され、
    前記第2制御端子と前記第3制御端子が1つの第3配線に接続される請求項5記載の磁気メモリ。
  7. 前記複数の磁気抵抗素子に対応して設けられた複数のダイオードであって、各ダイオードは、カソードよびアノードの一方が対応する磁気抵抗素子の前記参照層に電気的に接続される複数のダイオードと、
    第3および第4端子と、第1制御端子とを有し、前記第3端子が前記第1端子に電気的に接続される第1トランジスタと、
    を更に備えた請求項1または2記載の磁気メモリ。
  8. 第5および第6端子と、第2制御端子とを有し、前記第5端子が前記第2端子に電気的に接続される第2トランジスタを更に備えた請求項7記載の磁気メモリ。
  9. 前記第1制御端子と前記第2制御端子が1つの第1配線に接続された請求項8記載の磁気メモリ。
  10. 前記磁気抵抗素子は、前記非磁性層が絶縁層である請求項1乃至9のいずれかに記載の磁気メモリ。
  11. 第1端子および第2端子を有する第1導電層と、
    前記第1端子と前記第2端子との間の前記第1導電層に互いに離間して配置された第1および第2磁気抵抗素子であって、前記第1および第2磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第1および第2磁気抵抗素子と、
    前記第1および第2磁気抵抗素子の前記参照層に第1電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1および第2磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第2電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
    を備えた磁気メモリ。
  12. 前記第1端子と前記第2端子との間の前記第1導電層に配置された第3端子であって、前記第1端子と前記第3端子との間の領域に前記第1および第2磁気抵抗素子が位置する、第3端子と、
    前記第3端子と前記第2端子との間の前記第1導電層の領域に互いに離間して配置された第3および第4磁気抵抗素子であって、前記第3および第4磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第3および第4磁気抵抗素子と、
    を更に備え、
    前記回路は、
    前記第1および第2磁気抵抗素子のうちの少なくとも1つに書き込みを行う場合に、前記第1および第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第3端子間に前記第1書き込み電流を流し、前記第1および第2磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に前記第2電位を印加するとともに前記第1端子および第3端子間に前記第2書き込み電流を流し、
    前記第3および第4磁気抵抗素子のうちの少なくとも1つに書き込みを行う場合に、前記第3および第4磁気抵抗素子の前記参照層に第3電位を印加するとともに前記第2端子および第3端子間に第3書き込み電流を流し、前記第3および第4磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第4電位を印加するとともに前記第2端子および第3端子間に前記第3書き込み電流に対して逆向きの第4書き込み電流を流す請求項11記載の磁気メモリ。
  13. 第1端子および第2端子を有する第1導電層と、
    前記第1端子と前記第2端子との間の前記第1導電層に互いに離間して配置された第1および第2磁気抵抗素子であって、前記第1および第2磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第1および第2磁気抵抗素子と、
    前記第1磁気抵抗素子の前記参照層に第1電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位と異なる第2電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
    を備えた磁気メモリ。
  14. 前記第1端子と前記第2端子との間の前記第1導電層に配置された第3端子であって、前記第1端子と前記第3端子との間の領域に前記第1および第2磁気抵抗素子が位置する、第3端子と、
    前記第3端子と前記第2端子との間の前記第1導電層の領域に互いに離間して配置された第3および第4磁気抵抗素子であって、前記第3および第4磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第3および第4磁気抵抗素子と、
    を更に備え、
    前記回路は、
    前記第1および第2磁気抵抗素子のうちの1つに書き込みを行う場合は、前記第1磁気抵抗素子の前記参照層に前記第1電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第2電位を印加するとともに前記第1端子および第3端子間に前記第1書き込み電流を流し、前記第1磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第端子および第3端子間に前記第2書き込み電流を流し、
    前記第3および第4磁気抵抗素子のうちの1つに書き込みを行う場合は、前記第3磁気抵抗素子の前記参照層に第3電位を印加しかつ前記第4磁気抵抗素子の前記参照層に前記第3電位と異なる第4電位を印加するとともに前記第2端子および第3端子間に第3書き込み電流を流し、前記第3磁気抵抗素子の前記参照層に前記第4電位を印加しかつ前記第4磁気抵抗素子の前記参照層に前記第3電位を印加するとともに前記第2端子および第3端子間に前記第3書き込み電流に対して逆向きの第4書き込み電流を流す請求項13記載の磁気メモリ。
  15. 第2導電層を更に備え、
    前記第1導電層は、第1乃至第3部分を有し、前記第1部分は前記第2部分と前記第3部分との間に位置し、
    前記第2部分と前記第1磁気抵抗素子の前記非磁性層との間に前記第1磁気抵抗素子の前記記憶層が位置し、前記第3部分と前記第2磁気抵抗素子の前記非磁性層との間に前記第2磁気抵抗素子の前記記憶層が位置し、
    前記第1部分に前記第2導電層が配置された請求項11または13記載の磁気メモリ。
  16. 前記第1および第2磁気抵抗素子のそれぞれの側部に配置された軟磁性層を更に備えた請求項11乃至15のいずれかに記載の磁気メモリ。
  17. 前記回路は、複数の書き込みパルスを用いて書き込みを行う請求項1乃至16のいずれかに記載の磁気メモリ。
JP2016153933A 2015-12-14 2016-08-04 磁気メモリ Active JP6270934B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015243603 2015-12-14
JP2015243603 2015-12-14

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW105128672A TWI622049B (zh) 2015-12-14 2016-09-05 Magnetic memory
CN201610811820.8A CN106875969B (zh) 2015-12-14 2016-09-09 磁存储器
US15/267,974 US9881660B2 (en) 2015-12-14 2016-09-16 Magnetic memory
US15/848,022 US10109334B2 (en) 2015-12-14 2017-12-20 Magnetic memory

Publications (2)

Publication Number Publication Date
JP2017112351A JP2017112351A (ja) 2017-06-22
JP6270934B2 true JP6270934B2 (ja) 2018-01-31

Family

ID=59079654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016153933A Active JP6270934B2 (ja) 2015-12-14 2016-08-04 磁気メモリ

Country Status (3)

Country Link
JP (1) JP6270934B2 (ja)
CN (1) CN106875969B (ja)
TW (1) TWI622049B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6271654B1 (ja) 2016-08-05 2018-01-31 株式会社東芝 不揮発性メモリ
JP6316474B1 (ja) 2017-03-21 2018-04-25 株式会社東芝 磁気メモリ
US20190244651A1 (en) * 2017-08-07 2019-08-08 Tdk Corporation Spin current magnetoresistance effect element and magnetic memory
JP6542319B2 (ja) 2017-09-20 2019-07-10 株式会社東芝 磁気メモリ
JP6434103B1 (ja) * 2017-09-20 2018-12-05 株式会社東芝 磁気メモリ
JP6416421B1 (ja) 2017-09-21 2018-10-31 株式会社東芝 磁気メモリ
CN110352456A (zh) * 2018-02-01 2019-10-18 Tdk株式会社 数据的写入方法、检查方法、自旋元件的制造方法及磁阻效应元件
JP6553224B1 (ja) 2018-03-07 2019-07-31 株式会社東芝 磁気記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2918762B1 (fr) * 2007-07-10 2010-03-19 Commissariat Energie Atomique Capteur de champ magnetique a faible bruit utilisant un transfert de spin lateral.
US8891290B2 (en) * 2010-03-17 2014-11-18 Samsung Electronics Co., Ltd. Method and system for providing inverted dual magnetic tunneling junction elements
FR2966636B1 (fr) * 2010-10-26 2012-12-14 Centre Nat Rech Scient Element magnetique inscriptible
US8879314B2 (en) * 2011-06-06 2014-11-04 Iii Holdings 1, Llc Memory cell with Schottky diode
JP5740267B2 (ja) * 2011-09-26 2015-06-24 株式会社東芝 磁気抵抗効果素子、ダイオードおよびトランジスタを用いた磁気ランダムアクセスメモリ
WO2013062617A1 (en) * 2011-10-25 2013-05-02 Massachusetts Institute Of Technology High density molecular memory storage with read and write capabilites
CN104704564B (zh) * 2012-08-06 2017-05-31 康奈尔大学 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置
US9076537B2 (en) * 2012-08-26 2015-07-07 Samsung Electronics Co., Ltd. Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction
KR101266791B1 (ko) * 2012-09-21 2013-05-27 고려대학교 산학협력단 면내 전류와 전기장을 이용한 자기메모리 소자
US9099641B2 (en) * 2012-11-06 2015-08-04 The Regents Of The University Of California Systems and methods for implementing magnetoelectric junctions having improved read-write characteristics

Also Published As

Publication number Publication date
TW201735026A (zh) 2017-10-01
CN106875969B (zh) 2019-10-11
CN106875969A (zh) 2017-06-20
TWI622049B (zh) 2018-04-21
JP2017112351A (ja) 2017-06-22

Similar Documents

Publication Publication Date Title
US9047968B2 (en) High capacity low cost multi-state magnetic memory
EP1074992B1 (en) Magnetic random access memory device
JP4469067B2 (ja) 半選択メモリ・セルの意図しない切換を抑制するために磁界バイアスを使用するmram装置
JP4133149B2 (ja) 半導体記憶装置
JP4682585B2 (ja) 記憶素子及びメモリ
US8582353B2 (en) Nonvolatile memory device
US20110309418A1 (en) Magnetoresistance effect element and magnetic random access memory
US20050036376A1 (en) Magnetic random access memory
US7936588B2 (en) Memory array with read reference voltage cells
US20080246104A1 (en) High Capacity Low Cost Multi-State Magnetic Memory
US6909633B2 (en) MRAM architecture with a flux closed data storage layer
WO2011087038A1 (ja) 磁気メモリ、磁気メモリの製造方法、及び、磁気メモリの駆動方法
US8634232B2 (en) Write driver circuit for MRAM, MRAM and layout structure thereof
JP4290494B2 (ja) 半導体記憶装置
US7800942B2 (en) Method and system for providing a magnetic element and magnetic memory being unidirectional writing enabled
JP2018530097A (ja) バイポーラメモリの書き込み−検証の方法および装置
JP2011501342A (ja) ビット線をグランドレベルにプリチャージする構成のスピントランスファートルク磁気ランダムアクセスメモリにおける読み出し動作
JP4987616B2 (ja) 磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリ
KR20150130980A (ko) 스핀 홀 mtj 디바이스들을 갖는 교차점 어레이 mram
US7668005B2 (en) Magnetic memory
JP5643230B2 (ja) スピン注入トルク磁気抵抗ランダムアクセスメモリでのビットラインの電圧制御
US8400823B2 (en) Memory with separate read and write paths
JP2006165327A (ja) 磁気ランダムアクセスメモリ
JP5441005B2 (ja) 磁壁移動素子及び磁気ランダムアクセスメモリ
JP5046194B2 (ja) ワード線駆動電位可変のmram

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170804

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171226

R151 Written notification of patent or utility model registration

Ref document number: 6270934

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151