JP6270934B2 - 磁気メモリ - Google Patents
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Description
第1実施形態による磁気メモリを図1乃至図3を参照して説明する。この実施形態の磁気メモリは、少なくとも1つのメモリセルを有し、このメモリセルの構成を図1に示す。このメモリセル10は、導電層12と、この導電層12の一方の面上に離間して設けられた複数(例えば8個)の磁気抵抗素子201〜208と、各磁気抵抗素子20i(i=1,・・・,8)に対応して設けられたトランジスタ25iと、導電層10に電流を流すトランジスタ31,32と、制御回路110、120と、を備えている。
Ich〜Ico/2 (1)
程度となるように記憶層21等のパラメータを設定する。
次に、図2および図3を参照して図1に示すメモリセル10への書き込み方法について説明する。本実施形態においては、メモリセル10への書き込みは2段階で行う。図2および図3においては、メモリセル10への書き込みは、1バイト情報として、(0,1,1,0,0,0,0,1)を書き込む場合を示す。
Iw0〜1.5Ich (2)
となる。
Iw1〜1.5Ich (3)
となる。この結果、2回の書き込み動作で、1バイトの情報(0,1,1,0,0,0,0,1)を書き込むことができる。なお、上記2回の書き込み動作は、制御回路110と制御回路120が連携動作を行うことにより可能となる。すなわち、上記2段階のうち第1段階の書き込みを行う第1書き込み回路と、第2段階の書き込みを行う第2書き込み回路はともに、制御回路110と制御回路120に跨がって構成される。
qw=(Iw1×tp+Iw0×tp)/8 (4)
となる。ここで、tpは書き込みパルス幅である。
qw’=qw’’=(Iw’×tp)/1
=1.5Ic0 (5)
である。
qw/qw’= qw/qw’’
={(Iw1×tp+Iw0×tp)/8}/{(Iw’×tp)/1}
=(Iw1+Iw0)/(8Iw’)=3Ich/(12Ic0)
=3Ich/(24Ich)=3/24=1/8
とすることができる。
第1実施形態の第1変形例により磁気メモリについて図14A乃至図14Cを参照して説明する。
第1実施形態の第2変形例による磁気メモリについて図15A、15Bを参照して説明する。図15Aは、第2変形例の磁気メモリのメモリセルの断面図である。この第2変形例のメモリセル10は、図14Aに示す第1変形例のメモリセルにおいて、MTJ素子20i(i=1,・・・,8)とビット線BLiとの間にビット選択トランジスタ25iを配置した構成を有している。なお、図15Aにおいて、各トランジスタ25i(i=1,・・・,8)の側面に配置されているものは、各トランジスタのゲート66である。各トランジスタの側面とゲート66との間にゲート絶縁膜42が配置されている。すなわち、これらのトランジスタは縦型トランジスタである。
なお、図4、5に示す磁気メモリにおいては、メモリセル1012のMTJ素子202、203、208を選択した場合は、メモリセル1012内のMTJ素子201、204〜207はバイト半選択ビットとなり、メモリセル1022内のMTJ素子202、203、208がビット半選択ビットとなる。このように、2種類の半選択ビットが多いため、反転電流閾値等のバラつきが大きい場合は、誤書き込みを発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第2実施形態として説明する。
第3実施形態による磁気メモリを図7に示す。第3実施形態の磁気メモリ1は、2×2のアレイ状に配置されたメモリセル1011〜1022を有している。各メモリセル10ij(i,j=1,2)は、図1に示すメモリセル10からバイト選択トランジスタ32を削除した構成を有している。
第4実施形態による磁気メモリを図8に示す。第4実施形態の磁気メモリ1は、2×2のアレイ状に配置されたメモリセル1011〜1022を有している。各メモリセル10ij(i,j=1,2)は、図1に示すメモリセル10からビット選択トランジスタ251〜258の代わりにダイオード271〜278を設けた構成を有している。各ダイオード27i(i=1,・・・,8)のカソードが対応するMTJ素子20iの第2端子に接続される。
第4実施形態では、2つのバイト選択トランジスタ31、32に複数のMTJ素子を接続することができる。図8では、8個のMTJ素子201〜208に2個のバイト選択トランジスタ31、32が接続されている。垂直磁化方式のMTJ素子一つは4F2のフットプリントで形成できる。ここにFは設計ルールを示す。8個のMTJ素子のフットプリントは32F2であり、通常トランジスタは6F2のフットプリントで作成可能なため、MTJ素子の下層に2個のトランジスタが形成できる。その結果、1ビットのフットプリントは4F2にすることができる。
第4実施形態の磁気メモリ1は、図4に示す第1実施形態の磁気メモリと同様にビット線に繋がった磁気抵抗素子が半選択状態となり、誤書き込みが発生する可能性がある。そこで、半選択ビットの数を低減し、実質上誤書き込みを解消するアレイ構成を有する磁気メモリを第5実施形態として説明する。
第6実施形態による磁気メモリについて図10を参照して説明する。この第6実施形態の磁気メモリ1は、図1に示す第1実施形態の磁気メモリ1と同じ構成を有し、書き込み方法が異なる。
Ichp=1.5Ic0 (6)
と設定することも可能である。このため、書き込み電流Iw0は
Iw0〜1.5Icha=0.75Ic0 (7)
であり、
Iw0=0.5Ichp (8)
となる。これにより、誤書き込み発生確率は無視できる(<10−9)レベルにすることができる。
書き込みエラーレイトWERの改善の第1の方法は、単純に書き込みパルス幅tpを増大することである。理想的なビット(メモリ素子、すなわちMTJ素子)では、書き込みパルス幅tpを増大すると反転電流値Ic0、すなわちパルス幅tpが増大すること等により、上記の式に従い、非書き込み確率PnSWを低減することができる。
Ic0=4eα/hθSH(ΔEret+ΔEsw)tbewbe/ARwsl 2 (9)
ここに、e、α、h、θSH、ΔEret、ΔEsw、AR、tbe、wbe、sl、wslはそれぞれ電子の電荷、ダンピング定数、換算プランク定数(reduced Planck constant)、スピン注入効率、一軸磁気異方性エネルギー(リテンションエネルギー)、スイッチングエネルギー、記憶層(MTJ)のスペクト比、導電層の厚さ、導電層の幅、記憶層の厚さ、記憶層の幅である。
上記第1乃至第6実施形態およびそれらの変形例の磁気メモリにおいては、隣接するビット(MTJ素子)を近接配置しているため微細化に際しては、ビット間の相互作用が発生する懸念がある。以下には、このビット間の相互作用を低減し、安定なメモリ動作を確保する磁気メモリを実施例として説明する。
第1実施例の磁気メモリについて図17を参照して説明する。図17は、単純にビット間の距離PMTJを大きくし、記憶層から磁束の届かない部分に隣接ビットを配置した第1実施例の磁気メモリの断面図である。単にビット間の距離PMTJを大きくすると、導電層12の抵抗が増加し弊害が発生するためビット間の導電層12の厚さを厚くし、導電層12の抵抗の増大を少なくしている。すなわち、隣接するMTJ素子20i、20i+1(i=1,・・・,8)間に、導電率の大きな材料の層50を配置した構成となっている。層50は、例えばTa、W、Cu等が用いられる。
2λs>d≧λs
に設定することが好ましい。
第2実施例の磁気メモリは、メモリ素子であるMTJ素子の記憶層21として、例えばCoFeB/Ru/CoFeB等のシンセテイック記憶層21Aを用いている(図23)。この場合、記憶層21Aからの漏えい磁束自身を少なくできるため、ビット間の距離が短くても隣接するMTJ素子の記憶層間の相互作用を低減することができる。
第3実施例の磁気メモリは、図24に示すように、第1乃至第6実施形態の磁気メモリの各メモリセルにおいて、導電層12の下部に、例えばNiFeまたはCoFeB等からなる軟磁性層60を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層60で吸い込むことが可能となり、ビット間距離が短いまま隣接するMTJ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。
第4実施例の磁気メモリは、図25に示すように、MTJ素子201〜208のそれぞれの周囲に絶縁層64を介し軟磁性層66を付加した構成を有している。このような構成を用いたことにより、記憶層からの漏えい磁束を軟磁性層55で吸い込むことにより、ビット間距離が短いまま隣接するMTJ素子の記憶層間の相互作用を低減することができるだけでなく、記憶層のリテンションエネルギーも増加させることができる。なお、軟磁性層66の磁気膜厚(Ms×t’)は記憶層の磁気膜厚(Ms×t)よりも大きく設定することが好ましい。ここで、Msは記憶層の飽和磁化、tは記憶層の膜厚、Ms’は軟磁性層の飽和磁化、t’は軟磁性層の膜厚である。
第5実施例の磁気メモリについて、図31A、31Bを参照して説明する。この第6実施例の磁気メモリは、各MTJ素子20の長辺方向を導電層12の延在する方向に対して、90度ではなく斜めの方向に配置した構成を有している(図31A)。
次に、第6実施例の磁気メモリについて図32乃至図34を参照して説明する。この第6実施例の磁気メモリは高速読出しが可能となる。
第7実施例の磁気メモリについて図35および図36を参照して説明する。この第7実施例の磁気メモリは、書き込み速度の大幅な向上を実現する例である。この第7実施例においては、MTJ素子の長軸を斜めとなるように配置し、さらにその傾き角θは、θ<45°とする(図35、36参照)。これまでの例では記憶層の磁化は歳差運動をしながら反転するため、書き込みに有限の時間、例えば数nsの時間が必要である。しかし、第7実施例では、歳差運動を起こさず、反転する。よって、1nsあるいはそれ以下の時間で書き込みを行うことが可能となる。
第8実施例の磁気メモリについて図37を参照して説明する。この第8実施例の磁気メモリは、LLC(Last Level Cache)等の高速中容量のメモリに用いられる。この第8実施例においては、導電層12上に配置された複数のビットを有し、各ビットが一対のMTJ素子20a、20bと、これらのMTJ素子20a、20b間に配置された電極71と、を備えている。各ビット内の一対のMTJ素子20a、20bには反対極性の情報が記憶され、電極71により一対のMTJ素子20a、20b間の中間電位を測定する。
第7実施形態による磁気メモリを図38に示す。この第7実施形態の磁気メモリは、図6に示す磁気メモリ1にその書き込み回路および読み出し回路等の周辺回路を付加した構成を有している。
10、1011〜1022 メモリセル
12 導電層
12a 第1端子
12b 第2端子
13a アップスピンを有する電子
13b ダウンスピンを有する電子
201〜208 磁気抵抗素子(MTJ素子)
21 記憶層
22 非磁性層
23 参照層
251〜268 ビット選択トランジスタ
271〜278 ダイオード
281〜288 トランジスタ
31 バイト選択トランジスタ
32 バイト選択トランジスタ
110 制御回路
120 制御回路
Claims (17)
- 第1端子および第2端子を有する導電層と、
前記第1端子と前記第2端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
前記複数の磁気抵抗素子の前記参照層に第1電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記複数の磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第2電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
を備えた磁気メモリ。 - 第1端子および第2端子を有する導電層と、
前記第1端子と前記第2端子との間の前記導電層に互いに離間して配置された複数の磁気抵抗素子であって、各磁気抵抗素子は、参照層と、前記参照層と前記導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する複数の磁気抵抗素子と、
前記複数の磁気抵抗素子のうちの第1群の磁気抵抗素子の前記参照層に第1電位を印加しかつ前記複数の磁気抵抗素子のうちの前記第1群と異なる第2群の磁気抵抗素子の前記参照層に前記第1電位と異なる第2電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1群の磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2群の磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
を備えた磁気メモリ。 - 前記複数の磁気抵抗素子に対応して設けられた複数の第1トランジスタであって、各トランジスタは、第3および第4端子と、第1制御端子とを有し、前記第3端子が対応する磁気抵抗素子の前記参照層に電気的に接続される複数の第1トランジスタと、
第5および第6端子と、第2制御端子とを有し、前記第5端子が前記第1端子に電気的に接続される第2トランジスタと、
を更に備えた請求項1または2記載の磁気メモリ。 - 前記複数の第1トランジスタは、前記第1制御端子が互いに異なる複数の第1配線に接続され、前記第4端子が一つの第2配線に接続される請求項3記載の磁気メモリ。
- 第7および第8端子と、第3制御端子とを有し、前記第7端子が前記第2端子に電気的に接続される第3トランジスタを更に備えた請求項3記載の磁気メモリ。
- 前記複数の第1トランジスタは、前記第1制御端子が互いに異なる複数の第1配線に接続され、前記第4端子が一つの第2配線に接続され、
前記第2制御端子と前記第3制御端子が1つの第3配線に接続される請求項5記載の磁気メモリ。 - 前記複数の磁気抵抗素子に対応して設けられた複数のダイオードであって、各ダイオードは、カソードよびアノードの一方が対応する磁気抵抗素子の前記参照層に電気的に接続される複数のダイオードと、
第3および第4端子と、第1制御端子とを有し、前記第3端子が前記第1端子に電気的に接続される第1トランジスタと、
を更に備えた請求項1または2記載の磁気メモリ。 - 第5および第6端子と、第2制御端子とを有し、前記第5端子が前記第2端子に電気的に接続される第2トランジスタを更に備えた請求項7記載の磁気メモリ。
- 前記第1制御端子と前記第2制御端子が1つの第1配線に接続された請求項8記載の磁気メモリ。
- 前記磁気抵抗素子は、前記非磁性層が絶縁層である請求項1乃至9のいずれかに記載の磁気メモリ。
- 第1端子および第2端子を有する第1導電層と、
前記第1端子と前記第2端子との間の前記第1導電層に互いに離間して配置された第1および第2磁気抵抗素子であって、前記第1および第2磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第1および第2磁気抵抗素子と、
前記第1および第2磁気抵抗素子の前記参照層に第1電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1および第2磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第2電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
を備えた磁気メモリ。 - 前記第1端子と前記第2端子との間の前記第1導電層に配置された第3端子であって、前記第1端子と前記第3端子との間の領域に前記第1および第2磁気抵抗素子が位置する、第3端子と、
前記第3端子と前記第2端子との間の前記第1導電層の領域に互いに離間して配置された第3および第4磁気抵抗素子であって、前記第3および第4磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第3および第4磁気抵抗素子と、
を更に備え、
前記回路は、
前記第1および第2磁気抵抗素子のうちの少なくとも1つに書き込みを行う場合に、前記第1および第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第3端子間に前記第1書き込み電流を流し、前記第1および第2磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に前記第2電位を印加するとともに前記第1端子および第3端子間に前記第2書き込み電流を流し、
前記第3および第4磁気抵抗素子のうちの少なくとも1つに書き込みを行う場合に、前記第3および第4磁気抵抗素子の前記参照層に第3電位を印加するとともに前記第2端子および第3端子間に第3書き込み電流を流し、前記第3および第4磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記参照層に第4電位を印加するとともに前記第2端子および第3端子間に前記第3書き込み電流に対して逆向きの第4書き込み電流を流す請求項11記載の磁気メモリ。 - 第1端子および第2端子を有する第1導電層と、
前記第1端子と前記第2端子との間の前記第1導電層に互いに離間して配置された第1および第2磁気抵抗素子であって、前記第1および第2磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第1および第2磁気抵抗素子と、
前記第1磁気抵抗素子の前記参照層に第1電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位と異なる第2電位を印加するとともに前記第1端子および第2端子間に第1書き込み電流を流し、前記第1磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第2端子間に前記第1書き込み電流に対して逆向きの第2書き込み電流を流す回路と、
を備えた磁気メモリ。 - 前記第1端子と前記第2端子との間の前記第1導電層に配置された第3端子であって、前記第1端子と前記第3端子との間の領域に前記第1および第2磁気抵抗素子が位置する、第3端子と、
前記第3端子と前記第2端子との間の前記第1導電層の領域に互いに離間して配置された第3および第4磁気抵抗素子であって、前記第3および第4磁気抵抗素子のそれぞれは、参照層と、前記参照層と前記第1導電層との間に配置された記憶層と、前記記憶層と前記参照層との間に配置された非磁性層と、を有する第3および第4磁気抵抗素子と、
を更に備え、
前記回路は、
前記第1および第2磁気抵抗素子のうちの1つに書き込みを行う場合は、前記第1磁気抵抗素子の前記参照層に前記第1電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第2電位を印加するとともに前記第1端子および第3端子間に前記第1書き込み電流を流し、前記第1磁気抵抗素子の前記参照層に前記第2電位を印加しかつ前記第2磁気抵抗素子の前記参照層に前記第1電位を印加するとともに前記第1端子および第3端子間に前記第2書き込み電流を流し、
前記第3および第4磁気抵抗素子のうちの1つに書き込みを行う場合は、前記第3磁気抵抗素子の前記参照層に第3電位を印加しかつ前記第4磁気抵抗素子の前記参照層に前記第3電位と異なる第4電位を印加するとともに前記第2端子および第3端子間に第3書き込み電流を流し、前記第3磁気抵抗素子の前記参照層に前記第4電位を印加しかつ前記第4磁気抵抗素子の前記参照層に前記第3電位を印加するとともに前記第2端子および第3端子間に前記第3書き込み電流に対して逆向きの第4書き込み電流を流す請求項13記載の磁気メモリ。 - 第2導電層を更に備え、
前記第1導電層は、第1乃至第3部分を有し、前記第1部分は前記第2部分と前記第3部分との間に位置し、
前記第2部分と前記第1磁気抵抗素子の前記非磁性層との間に前記第1磁気抵抗素子の前記記憶層が位置し、前記第3部分と前記第2磁気抵抗素子の前記非磁性層との間に前記第2磁気抵抗素子の前記記憶層が位置し、
前記第1部分に前記第2導電層が配置された請求項11または13記載の磁気メモリ。 - 前記第1および第2磁気抵抗素子のそれぞれの側部に配置された軟磁性層を更に備えた請求項11乃至15のいずれかに記載の磁気メモリ。
- 前記回路は、複数の書き込みパルスを用いて書き込みを行う請求項1乃至16のいずれかに記載の磁気メモリ。
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