TWI622049B - Magnetic memory - Google Patents

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TWI622049B
TWI622049B TW105128672A TW105128672A TWI622049B TW I622049 B TWI622049 B TW I622049B TW 105128672 A TW105128672 A TW 105128672A TW 105128672 A TW105128672 A TW 105128672A TW I622049 B TWI622049 B TW I622049B
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Hiroaki Yoda
Naoharu Shimomura
Yuichi Ohsawa
Tadaomi Daibou
Tomoaki Inokuchi
Satoshi Shirotori
Altansargai BUYANDALAI
Yuuzo Kamiguchi
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Toshiba Kk
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Abstract

本實施形態之磁性記憶體包含：導電層，其具有第1端子及第2端子；複數個磁性電阻元件，其相互隔開地配置於上述第1端子與上述第2端子之間的上述導電層，且各磁性電阻元件具有：參照層；記憶層，其配置於上述參照層與上述導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述複數個磁性電阻元件之上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將第2電位施加於上述複數個磁性電阻元件中應寫入資料之磁性電阻元件之上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。

Description

磁性記憶體
本發明之實施形態係關於磁性記憶體。
既有之記憶體分為揮發性(SRAM(Static Random Access Memory：靜態隨機存取記憶體)、DRAM(Dynamic Random Access Memory:動態隨機存取記憶體))工作記憶體、與非揮發性(NAND快閃記憶體、HDD(Hard Disk Drive:硬碟驅動器))存儲器。然而，於該等揮發性記憶體中，SRAM會因洩漏電流而導致消耗能量增大，DRAM則因刷新電流而導致消耗能量增大。 為解決該問題，已有探討以各種非揮發性記憶體代替SRAM、DRAM作為工作記憶體記憶體。 然而，工作記憶體其動作(Active)時之頻率多於待機(Standby)時之頻率。因此，於動作時需要較大之寫入電荷(Qw)，寫入能量增大。其結果，待機時由其非揮發性節省之能量在動作時被用盡，故總量上難以降低消耗能量。此稱作非揮發性記憶體之歷史性的兩難，直至現在尚成為作為產品而未解決之課題。 直到最近，於使用實驗室級的最佳資料之模擬中藉由STT（Spin Transfer Torque：自旋轉移力矩）-MRAM(Magnetic Random Access Memory：磁阻隨機存取記憶體)，若對動作頻率相對較少之最下層快取記憶體(LLC：（Last Level Cache）)使用STT-MRAM之情形時，逐漸能夠降低消耗能量。 若對較LLC為上層之快取記憶體使用STT-MRAM之情形時，由於動作頻率格外增加，故實際上會消耗龐大之能量，無法徹底地解決降低上述消耗能量之問題。
本實施形態之磁性記憶體具備：導電層，其具有：第1端子及第2端子；複數個磁性電阻元件，其相互隔開配置於上述第1端子與上述第2端子之間的上述導電層，且各磁性電阻元件具有：參照層；記憶層，其配置於上述參照層與上述導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述複數個磁性電阻元件之上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將第2電位施加於上述複數個磁性電阻元件中應寫入資料之磁性電阻元件之上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。 以下，參照圖式對實施形態進行說明。 (第1實施形態) 參照圖1至圖3說明第1實施形態之磁性記憶體。本實施形態之磁性記憶體具有至少1個記憶體單元，該記憶體單元之構成顯示於圖1。該記憶體單元10具備：導電層12；複數個(例如8個)磁性電阻元件201 ～208 ，其等隔開設置於該導電層12之一面上；電晶體25i ，其對應於各磁性電阻元件20i (i=1、……、8)而設置；電晶體31、32，其等使電流於導電層10流動；及控制電路110、120。 導電層12例如使用Ta、W或Pt等金屬。寫入電流Iw 於導電層12中流動。於導電層12中流動之電流之朝向係由控制電路110控制。此時，於導電層12內，流動例如具有上旋之電子13a與具有下旋之電子13b。以箭頭表示電子13a、13b自旋之朝向。 各磁性電阻元件20i (i=1、……、8)具備如下之積層構造，即，具有：記憶層21，其設置於導電層12上；非磁性層22，其設置於記憶層12上；及參照層23，其設置於非磁性層22上。各磁性電阻元件20i (i=1、……、8)之非磁性層22可為絕緣層即MTJ(Magnetic Tunnel Junction：磁性穿隧接面)元件，非磁性層22亦可為非磁性金屬層即GMR(Giant Magneto-Resistive：巨磁電阻)元件。於磁性電阻元件為MTJ元件且記憶層21及參照層23之磁化方向分別與膜面平行、即磁化方向為垂直於上述積層構造之積層方向的方向之面內磁化方式之MTJ元件之情形時，例如使用CoFeB層作為記憶層21，例如使用MgO層作為非磁性層22。作為參照層，例如使用具有CoFeB層、設置於該CoFeB層上之Ru層、及設置於Ru層上之CoFe層、且將CoFeB層與CoFe層經由Ru層反鐵磁性耦合的合成反鐵磁性積層構造。另，於面內磁化方式之MTJ元件之情形時，為了固定參照層23之磁化，而於參照層23上設置例如包含IrMn之反鐵磁性層。另，於圖1中，磁性電阻元件201 ～208 係配置於導電層12之上方，但亦可配置於下方。磁性電阻元件201 ～208 為記憶體元件。 MTJ元件經圖案化為矩形狀，且藉由形狀磁異向性，記憶層、參照層之磁化以其長軸方向為穩定方向。例如，於圖1中以箭頭顯示穩定之磁化方向。將該穩定性稱為(長軸方向之)單軸磁異向性。單軸磁異向性依存於矩形之長寬比與記憶體層之厚度、磁性層之磁化，且後述之寫入電流閾值Ico 與該單軸磁異向性成正比。各磁性電阻元件20i (i=1、……、8)為1位元之記憶元件，記憶體單元10例如為1字元組包含8位元之1字元組單元。另，亦可於記憶單元10中配置不作為記憶元件使用之虛設磁性電阻元件。 各電晶體25i (i=1、……、8)係其源極及汲極之一者(以下，亦稱為第1端子)與對應之磁性電阻元件20i 之參照層23電性連接，源極及汲極之另一者(以下，亦稱為第2端子)與選擇記憶體單元之選擇線(未圖示)連接，將閘極(以下，亦稱為控制端子)與選擇對應之磁性電阻元件20i 之選擇線(未圖示)連接。即，各電晶體25i (i=1、……、8)亦稱作選擇對應之磁性電阻元件20i 之位元選擇電晶體。各磁性電阻元件20i (i=1、……、8)具有第1端子及第2端子，第1端子與導電層12連接，第2端子與對應之位元選擇電晶體25i 之第1端子連接。位元選擇電晶體251 ～258 各者之閘極(以下，亦稱為控制端子)及第2端子與控制電路120連接，藉由控制電路120控制接通(ON)、斷開(OFF)，且控制賦予至對應之磁性電阻元件201 ～208 之參照層的電位。 電晶體31係其源極及汲極之一者(以下，亦稱為第1端子)與導電層12之2個端子12a、12b中之一端子12a連接，源極及汲極之另一者(以下，亦稱為第2端子)與電源或電流源連接，於閘極(以下，亦稱為控制端子)接收選擇記憶體單元10之信號。電晶體32係其源極及汲極之一者(以下，亦稱為第1端子)與導電層12之2個端子12a、12b中之另一端子12b連接，源極及汲極之另一者(以下，亦稱為第2端子)與電源或電流源連接，於閘極(以下，亦稱為控制端子)接收選擇記憶體單元10之信號。經由導電層12，使寫入電流於該等電晶體31、32間流動，藉此如後述般，可對各磁性電阻元件20i (i=1、……、8)之記憶層21進行寫入。該等電晶體31、32亦稱作字元組選擇電晶體。該等字元組選擇電晶體31、32各者之閘極與控制電路110連接，而受控制為接通(ON)、斷開(OFF)。又，於導電層12中流動之電流之朝向亦藉由控制電路110控制。另，可將電晶體32刪除，且亦可將導電層12之第2端子12b接地。 於以下之說明中，以各磁性電阻元件20i (i=1、……、8)為MTJ元件進行說明。各MTJ元件之非磁性層22、例如MgO層係設定為充分厚(例如2 nm左右)，且設定為經由該非磁性層22流動之通道電流為1 μA以下。因此，藉由控制電路120將位元選擇電晶體25i (i=1、……、8)設為接通(ON)時，可對記憶層21施加0.5 V左右之電壓。 於被施加電壓之MTJ元件之記憶層感應垂直磁異向性，使其磁化具備垂直成分。其結果，磁化之穩定性(單軸磁異向性)減弱。即，於位元選擇電晶體25i (i=1、……、8)為接通(ON)之狀態下，可使該位元之寫入電流閾值Ico 降低。將該狀態稱為位元半選擇狀態，將該狀態之寫入電流閾值設為Ich 。於本實施形態中，以電流閾值Ich 例如為 Ich ～Ico /2 (1) 左右之方式設定記憶層21等之參數。 導電層12包含具自旋軌道相互作用或Rashba效應之材料，配置於MTJ元件之下，將相鄰之MTJ元件電性串列連接。典型而言將1個字元組(8個)串列連接。導電層12之厚度通常為10 nm左右，由於其薄片電阻小，為1000 Ω左右，故可將1字元組左右(8個左右)之MTJ元件串列連接。其串列電阻為10 kΩ左右，由於與細微之電晶體大致相同，故可供給所需之寫入電流。 若由控制電路110將字元組選擇電晶體31、32設為接通(ON)，則於導電層12中流通寫入電流Iw 。於圖1所示之記憶體單元10之情形時，藉由導電層12內之自旋啟動相互作用之電子散射，於導電層12之上表面累積具有紙面深度方向之自旋的偏極電子，於導電層12之下表面累積具有紙面近前方之自旋的偏極電子13a、13b。 於此種構成之記憶體單元10中，於位元為非選擇狀態下，當寫入電流Iw 超過閾值電流Ic0 時，藉由累積之偏極電子與記憶層21之磁化之相互作用(Spin Transfer Torque：自旋轉移力矩)，可寫入資訊。 同樣地，於位元為半選擇狀態下，當寫入電流Iw 超過閾值電流Ic0 /2時，藉由累積之自旋偏極電子與記憶層21之磁化之相互作用(Spin Transfer Torque)，可寫入資訊。 (寫入方法) 接著，參照圖2及圖3對向圖1所示之記憶體單元10之寫入方法進行說明。於本實施形態中，以2個階段進行向記憶體單元10之寫入。於圖2及圖3中，向記憶體單元10之寫入係顯示寫入(0，1，1，0，0，0，0，1)作為1字元組資訊之情形。 首先，如圖2所示，使用控制電路110及控制電路120將字元組選擇電晶體31、32、位元選擇電晶體251 ～258 設為接通(ON)，將第1電位(例如正電位)施加於MTJ元件201 ～208 之參照層23，並使寫入電流IW 於導電層12之第1端子12a與第2端子12b之間流動。此時，所有的MTJ元件201 ～208 之記憶層21之磁化穩定性(單軸磁異向性)減弱，該等之閾值電流變成Ic0 →Ich 。因此，以寫入電流Iw0 (Iw ＞Iw0 ＞Ich )對所有的MTJ元件201 ～208 寫入資訊“0”，即(0，0，0，0，0，0，0，0)。通常，若使閾值電流Ich 1.5倍左右之寫入電流流動，則寫入錯誤比率可低至10-11 左右，故為 Iw0 ～1.5Ich (2)。 另，電壓之極性與垂直磁異向性之增減因非磁性材料與記憶層材料而變化。 於接著說明之模擬中，假定於將正電壓施加於參照層時記憶層之異向性增加，施加負電壓時異向性減少進行計算。 將驗證上述事項之模擬結果顯示於圖11至圖12C。圖11係表示藉由模擬，將施加於MTJ元件之參照層之電壓分別施加+0.5 V、0 V、-0.5 V時，電流於導電層流動，而求出MTJ元件之記憶層產生磁化反轉之閾值電流Ic0 之結果。於圖11中，縱軸表示施加於MTJ元件之參照層之電壓，橫軸表示閾值電流Ic0 。 於圖11中，點P1 表示將+0.5 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向反向平行(AP)狀態變化為平行(P)狀態的點，點P2 表示將+0.5 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向平行(P)狀態變化為反向平行(AP)狀態的點。 點P3 表示將0 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向反向平行(AP)狀態變化為平行(P)狀態的點，點P4 表示將0 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向平行(P)狀態變化為反向平行(AP)狀態的點。 點P5 表示將-0.5 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向反向平行(AP)狀態變化為平行(P)狀態的點，點P6 表示將-0.5 V之電壓施加於MTJ元件之參照層時，記憶層之磁化方向自相對於參照層之磁化方向平行(P)狀態變化為反向平行(AP)狀態的點。連結點P1 、P3 、P5 之虛線表示於使施加於MTJ元件之參照層之電壓於+0.5 V～-0.5 V變化之情形時，MTJ元件自AP狀態變化為P狀態時的閾值電流Ic0 。又，連結點P2 、P4 、P6 之虛線表示於使施加於MTJ元件之參照層之電壓於+0.5 V～-0.5 V變化之情形時，MTJ元件自P狀態變化為AP狀態時的閾值電流Ic0 。 圖12A至圖12C分別表示將+0.5 V、0 V、-0.5 V之電壓施加於MTJ元件之參照層時之遲滯曲線。該等遲滯曲線係於縱軸表示MTJ元件之電阻R，於橫軸表示於導電層流動之電流I。圖12A至12C之點P1 ～P6 分別對應於圖11所示之點P1 ～P6 。 自圖11至圖12C可知，於將正極性之電壓施加於MTJ元件之參照層時，與不施加電壓之情形相比閾值電流Ic0 降低。相反的，於將負極性之電壓施加於MTJ元件之參照層時，與不施加電壓之情形相比閾值電流Ic0 增加。 於第1實施形態之記憶體單元中，將求出施加於MTJ元件之電壓、與於導電層流動而觀測到磁化反轉之電流值IS0 ,switching 之關係的實驗結果顯示於圖13。 於該實驗中對非磁性材料/記憶層使用MgO/CoFeB。於該材料之組合下，對參照層施加正電壓時記憶層之異向性減少，於負電壓時異向性增加。 圖13係以施加於MTJ元件之電壓VMTJ 為縱軸、以於導電層流動而觀測到磁化反轉之電流值IS0 ,switching 為橫軸的特性。 於圖13中，以「P」表示之區域係表示MTJ元件之記憶層與參照層之磁化方向處於互相平行狀態，以「AP」表示之區域係表示MTJ元件之記憶層與參照層之磁化方向處於互相反向平行狀態。另，於圖13中，於導電層流動之電流I係以脈衝寬數ms測定者，絕對值本身應小於ns序之閾值電流Ic0 之值。然而，施加電壓時之閾值電流Ic0 之變化大致驗證了模擬結果。 接著，藉由控制電路120將應寫入資訊“1”之位元之位元選擇電晶體、例如位元選擇電晶體252 、253 、258 設為接通(ON)，將第2電位(例如正電位)施加於MTJ元件202 、203 、208 之參照層23。又，此時，亦使用控制電路110將字元組選擇電晶體31、32設為接通(ON)，且於導電層12中，流動與寫入資訊“0”時相反方向之寫入電流Iw1 (Ic0 ＞Iw1 ＞Ich )。如此，可分別將資訊“1”寫入至MTJ元件202 、203 、258 之記憶層21(圖3)。此時，與上述情形相同，成為 Iw1 ～1.5Ich (3)。 其結果，以2次寫入動作，可寫入1字元組之資訊(0，1，1，0，0，0，0，1)。另，上述2次寫入動作可藉由控制電路110與控制電路120進行協同動作而實現。即，進行上述2階段中第1階段寫入之第1寫入電路、與進行第2階段寫入之第2寫入電路皆跨及控制電路110與控制電路120而構成。 至此詳細探討之寫入原理係稱作穿越穿隧障壁地將自旋偏極電子注入於記憶層之STT（Spin Transfer Torque：自旋轉移力矩）寫入方式。 本實施形態中使用之寫入係利用SOT(Spin Orbit Torque：自旋軌道力矩)方式、與將位元設為半選擇狀態之電壓寫入方式。SOT寫入方式之原理為相同之偏極電子與記憶層之電子相互作用。因此，其寫入電流閾值無太大之差異。 於本實施形態中，1位元所需之寫入電荷qw =Qw /bit為 qw =(Iw1 ×tp +Iw0 ×tp )/8 (4) 此處，tp 為寫入脈衝寬度。 另一方面，通常的STT寫入之1位元之寫入電荷qw '=Qw '/bit、及通常的SOT寫入之1位元之寫入電荷qw ''=Qw ''/bit為 qw '=qw ''=(Iw '×tp )/1=1.5Ic0 (5) 因此，根據本實施形態，可將1位元之寫入電荷比(qw /qw '、qw /qw '')設為即，藉由本實施形態可將寫入電荷降低近一位數，其結果，寫入能量亦可降低近一位數。 接著，對圖1所示之記憶體單元10為陣列狀排列之磁性記憶體中之寫入位元之選擇方法，參照圖4及圖5進行說明。圖4係顯示圖1所示之記憶體單元10為2×2陣列狀排列之磁性記憶體1之電路圖。該磁性記憶體具有2×2陣列狀排列之記憶體單元1011 、1012 、1021 、1022 。 於第i(i=1、2)列之記憶體單元10i1 、10i2 中，字元組選擇電晶體31之控制端子與字元組選擇字線SWLi 連接，第2端子與第1寫入字線WWL1i 連接，字元組選擇電晶體32之第2端子與第2寫入字線WWL2i 連接。於第j(j=1、2)行之記憶體單元101j 、102j 中，字元組選擇電晶體32之控制端子與字元組選擇位元線SBLj 連接。 於各記憶體單元10ij (i、j=1、2)中，位元選擇電晶體25k (k=1、……、8)係其控制端子與位元選擇位元線bSBLjk 連接，第2端子與寫入位元線bWBLjk 連接。 將如此構成之磁性記憶體1之等價電路之一例顯示於圖5。 就圖4及圖5所示之磁性記憶體之位元之選擇方法，以選擇記憶體單元1012 之MTJ元件202 、203 、208 之情形為例進行說明。首先，選擇寫入之字元組。即，將字元組選擇字線SWL1 、字元組選擇位元線SBL2 、第1寫入字線WWL11 、第2寫入字線WWL21 啟動。於該字元組選擇中，預先將位元選擇位元線bSBL22 、bSBL23 、bSBL28 及寫入位元線bWBL22 、bWBL23 、bWBL28 活性化，設為半選擇狀態。藉此，可向選擇之字元組(例如，記憶體單元1012 )的選擇之位元(例如，MTJ元件202 、203 、208 )寫入資訊。 讀出係以如下方式進行。例如，於自記憶體單元1012 讀出之情形時，將記憶體單元1012 之字元組選擇電晶體31、32、與位元選擇電晶體251 ～258 設為接通(ON)，選擇讀出位元，測定藉由於寫入位元線bWBL21 ～bWBL28 流動之電流所選擇之位元之電阻，並判別資訊。另，亦可於寫入位元線bWBL21 ～bWBL28 中流動定電流，測定選擇之位元(MTJ元件)之參照層與記憶層之間之電壓，藉此測定選擇之位元的電阻。 於上述情形時，藉由位元選擇將該位元設為易於寫入之半選擇狀態，但亦可藉由位元選擇而增大單軸磁異向性，反之使其難以寫入。例如，將負電位施加於選擇之位元之參照層23。於該情形時僅寫入非選擇之位元。關於此已參照圖11至圖13說明。 又，藉由於讀出時亦將電壓之施加方向設定為難以寫入之方向(極性)，可完全避免發生讀出時之誤寫入。於使用STT寫入方式之情形時，由於不論設定為哪一種極性，自旋磁矩均揮發作用，故難以消除讀出時之誤寫入。該問題稱作讀出干擾，且為阻礙STT寫入MRAM大容量化(Scaling)之重大要因之一。 於上述或後述之實施形態中，以面內磁化方式之MTJ元件為例進行說明，但磁性電阻元件並非限定於此者，例如可使用垂直磁化方式之MTJ元件。於該情形時，亦與面內磁化方式之MTJ元件之情形相同，將位元選擇電晶體設為接通(ON)，選擇減小或增大寫入閾值電流。 (第1變化例) 藉由第1實施形態之第1變化例參照圖14A至圖14C對磁性記憶體進行說明。 於該第1變化例之磁性記憶體中，於圖1所示之第1實施形態之磁性記憶體中，刪除與各MTJ元件之參照層23連接之位元選擇電晶體251 ～258 ，而代之採用以藉由控制電路120控制施加於參照層23之電壓及施加時序之方式構成者。 於圖14A及圖14B分別顯示第1變化例之磁性記憶體之記憶體單元的剖視圖及俯視圖。於配置有MTJ元件201 ～208 之導電層12之下層，具有如下配置之構成：配置控制寫入電流接通(ON)/斷開(OFF)之電晶體31、32，且於MTJ元件201 ～208 之參照層23連接位元線BL1 ～BL8 。該等位元線BL1 ～BL8 與圖1所示之控制電路120電性連接。另，於圖14B中，具有配置有共有位元線BL1 ～BL8 之2個記憶體單元之構成，且將其中之1個記憶體單元之剖面顯示於圖14A。 電晶體31、32係分別配置於半導體層4a、4b。電晶體31係其源極及汲極之一者經由插塞5a與導電層12連接，另一者經由插塞6a與字線WL1 連接。又，電晶體32係其源極及汲極之一者經由插塞5b與導電層12連接，另一者經由插塞6b與字線WL2 連接。 如此構成之第1變化例之磁性記憶體可如下高集成化。若對MTJ元件使用面內磁化方式，將其長寬比設定為例如2.5，並將短邊寬度設為F之情形時，可將1位元之佔位面積(單元尺寸)設為(1+1)F×(2.5+1)F=7F2 。又，若對MTJ元件使用垂直磁化方式，將其長寬比設定為1，並將短邊寬度設定為F之情形時，可將1位元之佔位面積(單元尺寸)設為(1+1)F×(1+1)F=4F2 。 另，藉由如圖14C所示之構成，可進一步高集成化。於圖14C中，具有如下構成：將相鄰之記憶體單元之導電層12共有化，且將連接電晶體32之源極及汲極一者與導電層12之插塞共有化為1個插塞5c。另，亦可將連接電晶體31之源極及汲極一者與導電層12之插塞共有化為1個插塞。藉由如圖14C所示之構成，由於將MTJ元件遍及較寬之範圍以等間距配置，故亦可提高圖案化精度。 (第2變化例) 針對第1實施形態之第2變化例之磁性記憶體，參照圖15A、15B進行說明。圖15A係第2變化例之磁性記憶體之記憶體單元之剖視圖。該第2變化例之記憶體單元10具有如下構成：於圖14A所示之第1變化例之記憶體單元中，將位元選擇電晶體25i 配置於MTJ元件20i (i=1、……、8)與位元線BLi 之間。另，於圖15A中，配置於各電晶體25i (i=1、……、8)之側面者為各電晶體之閘極66。將閘極絕緣膜42配置於各電晶體之側面與閘極66之間。即，該等電晶體為縱型電晶體。 該第2變化例之磁性記憶體亦與第1變化例之磁性記憶體相同，可高集成化。再者，藉由採用如圖15B所示之構成，可進一步高集成化。圖15B具有如下構成：在圖14B所示之第1變化例之記憶體單元中，將位元選擇電晶體25i 配置於MTJ元件20i (i=1、……、8)與位元線BLi 之間。即，圖15A所示之2個記憶體單元相鄰之情形時，具有如下之構成：將相鄰之記憶體單元之導電層12共有化，且將連接電晶體32之源極及汲極一者與導電層12之插塞共有化為1個插塞5c。 另，於第1變化例及第2變化例中，電晶體31、32可為使用單晶之電晶體，亦可為縱型電晶體。 如上述說明般，根據第1實施形態及其變化例，可提供一種能夠實現降低消耗能量之磁性記憶體，且可高集成化。 (第2實施形態) 另，於圖4、5所示之磁性記憶體中，於選擇記憶體單元1012 之MTJ元件202 、203 、208 之情形時，記憶體單元1012 內之MTJ元件201 、204 ～207 為字元組半選擇位元，記憶體單元1022 內之MTJ元件202 、203 、208 為位元半選擇位元。如此，由於2種半選擇位元較多，故於反轉電流閾值等之偏差較大之情形時，會有產生誤寫入之可能性。因此，將具有減少半選擇位元之數量、實質上消除誤寫入之陣列構成的磁性記憶體作為第2實施形態進行說明。 將第2實施形態之磁性記憶體顯示於圖6。第2實施形態之磁性記憶體1具有2×2個矩陣狀配置之記憶體單元1011 ～1022 。各記憶體單元10ij (i、j=1、2)具有與圖1所示之記憶體單元10相同之構成。 於第i(i=1、2)列之記憶體單元10i1 、10i2 中，字元組選擇電晶體31、32之控制端子與字元組選擇位元線SBLi 連接。 於第j(j=1、2)行之記憶體單元101j 、102j 中，字元組選擇電晶體31之第2端子與第1寫入字線WWL1j 連接，字元組選擇電晶體32之第2端子與第2寫入字線WWL2j 連接。 於各記憶體單元10ij (i、j=1、2)中，位元選擇電晶體25k (k=1、……、8)係其控制端子與位元選擇字線bSWLkj 連接，第2端子與共通之位元線BLi 連接。 該第2實施形態之記憶體之寫入係如下進行。 於第2實施形態中，若選擇記憶體單元、向該選擇之記憶體單元(選擇字元組)之1個或複數個MTJ元件進行寫入之情形時，對進行寫入之MTJ元件，藉由將位元選擇電晶體251 ～258 中對應之位元選擇電晶體設為接通(ON)而設為半選擇狀態，藉由將字元組選擇電晶體31與字元組選擇電晶體32設為接通(ON)而對導電層12通電，進行半選擇狀態之MTJ元件之寫入。 另一方面，於讀出時，選擇進行讀出之記憶體單元，將該選擇之記憶體單元內進行讀出之MTJ元件之位元選擇電晶體251 ～258 設為接通(ON)，進而將字元組選擇電晶體31與字元組選擇電晶體32一者或兩者設為接通(ON)，藉此對進行讀出之MTJ元件進行通電，進行記憶於MTJ元件之資料之讀出。 於上述情形時，藉由位元選擇將該位元設為容易寫入之半選擇狀態，但亦可藉由位元選擇而增大單軸磁異向性，反之使其難以寫入。於該情形時僅寫入非選擇位元。 根據第2實施形態，可提供一種與第1實施形態同樣能夠實現降低消耗能量之磁性記憶體。 (第3實施形態) 將第3實施形態之磁性記憶體顯示於圖7。第3實施形態之磁性記憶體1具有2×2個矩陣狀配置之記憶體單元1011 ～1022 。各記憶體單元10ij (i、j=1、2)具有自圖1所示之記憶體單元10刪除掉字元組選擇電晶體32之構成。 於第i(i=1、2)列之記憶體單元10i1 、10i2 中，字元組選擇電晶體31之第2端子與第1寫入位元線WBL1i 連接，導電層12之第2端子與第2寫入位元線WBL2i 連接。 於第j(j=1、2)行之記憶體單元101j 、102j 中，字元組選擇電晶體31之控制端子與字元組選擇字線SWLj 連接。 於各記憶體單元10ij (i、j=1、2)中，位元選擇電晶體25k (k=1、……、8)係其控制端子與位元選擇字線bSWLkj 連接，第2端子與共通之位元線BLi 連接。 該第3實施形態之磁性記憶體藉由與第2實施形態之磁性記憶體相同之操作，可進行寫入、讀出。於第3實施形態之情形時，僅以1個字元組選擇電晶體31亦可進行寫入、讀出，但與圖5所示之第2實施形態相同，可相對於導電層12於與字元組選擇電晶體31相反側設置字元組選擇電晶體32、及與該字元組選擇電晶體32之控制端子連接的配線。 根據第3實施形態，可提供一種與第2實施形態同樣能夠實現降低消耗能量之磁性記憶體。 (第4實施形態) 將第4實施形態之磁性記憶體顯示於圖8。第4實施形態之磁性記憶體1具有2×2個矩陣狀配置之記憶體單元1011 ～1022 。各記憶體單元10ij (i、j=1、2)具有自圖1所示之記憶體單元10設置二極體271 ～278 而取代位元選擇電晶體251 ～258 之構成。各二極體27i (i=1、……、8)之陰極與對應之MTJ元件20i 之第2端子連接。 於第i(i=1、2)列之記憶體單元10i1 、10i2 中，字元組選擇電晶體31、32之控制端子與字元組選擇位元線SBLi 連接。 於第j(j=1、2)行之記憶體單元101j 、102j 中，字元組選擇電晶體31之第2端子與第1寫入字線WWL1j 連接，字元組選擇電晶體32之第2端子與第2寫入字線WWL2j 連接。 於各記憶體單元10ij (i、j=1、2)中，二極體27k (k=1、……、8)係其陽極與位元選擇字線bSWLkj 連接。 接著，對第4實施形態之磁性記憶體1之寫入進行說明。 於該第4實施形態之磁性記憶體1中，若選擇記憶體單元、向該選擇之記憶體單元(選擇字元組)之1個或複數個MTJ元件進行寫入之情形時，藉由將電壓施加於與進行寫入之MTJ元件連接之位元選擇字線(1個或複數個)，將進行寫入之MTJ元件設為半選擇狀態，藉由將字元組選擇電晶體31與字元組選擇電晶體32設為接通(ON)而對導電層12通電，進行半選擇狀態之MTJ元件之寫入。 於上述情形時，藉由位元選擇將該位元設為容易寫入之半選擇狀態，但亦可藉由位元選擇而增大單軸磁異向性，反之使其難以寫入。於該情形時僅寫入非選擇位元。 另一方面，於讀出時，將電壓施加於與進行讀出之MTJ元件連接之位元選擇字線，並進而將字元組選擇電晶體31與字元組選擇電晶體32一者或兩者設為接通(ON)，藉此對進行讀出之MTJ元件進行通電，而進行記憶於MTJ元件之資料之讀出。對各個磁性電阻元件連接有二極體，但此係防止讀出電流之潛行，可大幅改善讀出信號之S/N比。 於第4實施形態中，可於2個字元組選擇電晶體31、32連接複數個MTJ元件。於圖8中，於8個MTJ元件201 ～208 連接有2個字元組選擇電晶體31、32。一個垂直磁化方式之MTJ元件能以4F2 之佔位面積形成。此處F表示設計規則。8個MTJ元件之佔位面積為32F2 ，通常電晶體可以6F2 之佔位面積形成，故而可於MTJ元件之下層形成2個電晶體。其結果，可將1位元之佔位面積設為4F2 。 另，於第4實施形態中，將各二極體27i (i=1、……、8)之陰極連接於對應之MTJ元件20i 之第2端子，但亦可將陽極連接於對應之MTJ元件20i 之第2端子。 根據第4實施形態，可提供一種與第1實施形態同樣能夠實現降低消耗能量之磁性記憶體。 (第5實施形態) 第4實施形態之磁性記憶體1係與圖4所示之第1實施形態之磁性記憶體同樣地，與位元線相連之磁性電阻元件為半選擇狀態，故有產生誤寫入之可能性。因此，以具有降低半選擇位元之數量、且實質上消除誤寫入之陣列構成的磁性記憶體作為第5實施形態進行說明。 將第5實施形態之磁性記憶體顯示於圖9。該第5實施形態之磁性記憶體1具有如下構成：將複數個單元群配置於行方向，各單元群具有將第4實施形態之磁性記憶體之記憶體單元配置為6列×2行之構成，進而於鄰接之單元群間設置電晶體281 ～288 。藉由使用此種構成，可限制與同一位元線相連之MTJ元件之數量，可降低半選擇位元之數量，抑制誤寫入。 於圖9中，各單元群具有配置為6列×2行之記憶體單元1011 ～1062 。各記憶體單元10ij (i=1、……、6，j=1、2)具有與第4實施形態之磁性記憶體1之記憶體單元相同之構成。 配置於同一列之電晶體281 ～288 與新設置於閘極(控制端子)之配線34連接，源極及汲極一者(第1端子)與對應之位元選擇字線(參照圖8)對應之一條連接，源極及汲極之另一者(第2端子)與對應之一條新設置之配線351 ～358 連接。 另，於圖9中，各單元群由相同列數之記憶體單元構成，但亦可由不同列數之記憶體單元構成。 第5實施形態亦可提供一種與第4實施形態同樣能夠實現降低消耗能量之磁性記憶體。 (第6實施形態) 對第6實施形態之磁性記憶體參照圖10進行說明。該第6實施形態之磁性記憶體1具有與圖1所示之第1實施形態之磁性記憶體1相同之構成，但寫入方法不同。 該寫入方法係與第1實施形態相同，以2階段進行。首先，將2種電位賦予至選擇位元，形成易於寫入之位元、難以寫入之位元。減少與位元線相連之MTJ元件之數量。例如，如圖10所示，對所要啟動之位元(MTJ元件)202 ～208 ，經由對應之位元線選擇電晶體252 ～258 施加例如正電位Va，對非啟動之位元(MTJ元件)201 ，經由對應之位元選擇電晶體251 施加負電位Vp。此時，於導電層12使寫入電流例如自第1端子12a朝向第2端子12b流動。藉此，對所要啟動之位元(MTJ元件)202 ～208 ，寫入資訊“0”。接著，對MTJ元件201 經由位元線選擇電晶體251 施加正電位Va，且對MTJ元件202 ～208 ，經由位元線選擇電晶體252 ～258 施加例如負電位Vp，進而於導電層12使寫入電流自第2端子12b朝向第1端子12a流動。藉此，將資訊“1”寫入至MTJ元件201 。藉此，對記憶體單元10寫入數位資訊(1，0，0，0，0，0，0，0)。 若將啟動位元之閾值電流設為Icha (=Ic0 /2)，將非啟動位元之閾值電流設為Ichp ，則可將Ichp 設為 Ichp =1.5Ic0 (6) 因此，寫入電流Iw0 為 Iw0 ～1.5Icha =0.75Ic0 (7) Iw0 =0.5Ichp (8) 藉此，可達到得以忽略產生誤寫入之機率(＜10-9 )之程度。 另，本實施形態之寫入係與第1實施形態同樣，使用圖1所示之控制電路110、120進行。 第6實施形態亦可提供一種與第1實施形態同樣能夠實現降低消耗能量之磁性記憶體。 如以上說明般，根據各實施形態，藉由2次寫入動作，可將數位資訊寫入至複數個磁性電阻元件，可將寫入能量降低近一位數。 接著，對進一步改善寫入錯誤率WER(Write Error Rate)之方法進行說明。 一次寫入之寫入機率Psw 係如下求近似(參照斯普林格科學商業媒體 多德雷赫特2013 yongbing Xu、David D. Awshalom and Junsaku Nitta，自旋電子手冊10.1007/978-94-007-76004-3_39-1) 。 [數1]因此，非寫入機率Pnsw 為Pnsw =1-Psw 。 此處，f0 稱作嘗試頻率(attempt frequency)且通常考慮為～1×109 Hz左右。tP 為寫入脈衝寬度、Iw 為寫入電流、Ic0 為向寫入脈衝寬度tP =1 ns內插時之反轉電流值(寫入機率50%)。又，Δsw 為表示熱穩定性之指標，於ΔEsw 表示轉換能量、kB 表示玻耳茲曼常數，T表示絕對溫度之情形時，以Δsw =(ΔEsw /(kB T))表示。 又，x為1～2之值，為藉由磁性記憶體而決定之值。 改善寫入錯誤比率WER之第1方法為單純增大寫入脈衝寬度tp 。於理想之位元(記憶體單元、即MTJ元件)中，當增大寫入脈衝寬度tp 時，因反轉電流值Ic0 、即脈衝寬度tp 增大等，故根據上式，可降低非寫入機率Pnsw 。 於應用儲存級記憶體之情形時，可將寫入脈衝寬度tp 增大至200 ns左右。或，複數次施加寫入脈衝tp 亦有效。 於將一次寫入脈衝寬度tp 之選擇位元之寫入機率設為Psw 、將非選擇位元之非寫入機率設為Pnsw 時，藉由施加寬度為2tp 之寫入脈衝、或2次施加寬度tp 之寫入脈衝，無法寫入於選擇位元之機率為(1-PSsw )2 ，非選擇位元之非寫入機率大約為2Pnsw 。例如，於將(1-PSsw )設為1×10-6 ，將Pnsw 設為1×10-11 之情形時，以施加寬度為2tp 之寫入脈衝、或2次施加寬度tp 之寫入脈衝，可使選擇位元之寫入機率成為1×10-12 、非選擇位元之非寫入機率2Pnsw 成為2×10-11 。即，藉由施加該寫入脈衝，可大幅地提高寫入選擇位元之機率及不寫入非選擇位元之機率，其結果，可將寫入錯誤比率WER設為大約1×10-11 。 上述係以藉由施加電壓將位元啟動、降低寫入電流Iw0 為例進行說明，以下則說明於使用面內磁化方式之MTJ之情形時降低反轉電流值Ic0 本身的方法。 如上所述，反轉電流值Ic0 與記憶層之單軸磁異向性成正比。更正確而言係與單軸磁異向性能量ΔEret 成正比。再者，反轉電流值Ic0 亦與轉換能量ΔEsw 成正比。因此，可如以下式(9)所示般進行記述。此處，e、α、h、θSH 、ΔEret 、ΔEsw 、AR、tbe 、wbe 、sl 、wsl 分別為電子之電荷、阻尼常數、約化普朗克常數(reduced Planck constant)、自旋注入效率、單軸磁異向性能量(存留能量，retention energy)、轉換能量、記憶層(MJT)之長寬比、導電層之厚度、導電層之寬度、記憶體層之厚度、記憶層之寬度。 轉換能量ΔEsw 大致為記憶層之鉛直方向之反磁場能量。若對記憶層賦予適當大小之垂直磁異向性則維持單軸磁異向性能量ΔEret ，正確而言抑制其降低，從而可降低反轉電流值Ic0 。 將該效果之計算例顯示於圖16。圖16係顯示於記憶層與穿隧障壁界面產生之界面磁異向性(Ks)與反轉電流值Ic0 之關係。如圖16之箭頭所示，藉由將界面磁異向性Ks設為1.6 erg/cm2 左右，可使反轉電流值Ic0 降低1/4左右。另，於該計算中，將阻尼常數α設為0.01。 (實施例) 於上述第1至第6實施形態及該等變化例之磁性記憶體中，於為了接近配置鄰接之位元(MTJ元件)而細微化時，有位元間產生相互作用之虞。以下，以減少該位元間之相互作用、確保穩定之記憶體動作之磁性記憶體作為實施例進行說明。 (第1實施例) 對第1實施例之磁性記憶體參照圖17進行說明。圖17係單純增大位元間之距離PMTJ ，且將相鄰位元配置於磁通無法自記憶層到達之部分的第1實施例之磁性記憶體之剖視圖。若單純增大位元間之距離PMTJ ，會因導電增12之電阻增加而產生不良，故加厚位元間之導電層12之厚度，減少導電層12之電阻增大。即，成為將導電率較大之材料之層50配置於相鄰之MTJ元件20i 、20i+1 (i=1、……、8)間的構成。層50例如使用Ta、W、Cu等。 當然，於不增大位元間距離之情形時，若將層50配置於位元間且加厚導電層12，而抑制導電層12之電阻增大，則可謀求相同部分之電壓效果之不良影響、或進一步低消耗能量化。 於該等情形時，MTJ元件與較厚的導電層50之間之距離d較佳設定為d≥λs，防止閾值電流Ic0 增大。此處λs係導電層12之自旋擴散長度，典型而言大約為0.5 nm～1 nm左右。於避免導電層12高電阻化之意義上，距離d較佳設定為2λs＞d≥λs。 於圖18至圖21顯示第1實施例之磁性記憶體之製造方法。首先，於導電層12上，依序形成成為記憶體層21之磁性層、非磁性層22、及成為參照層23之磁性層。於磁性層23上形成用以將MTJ元件圖案化之遮罩40(圖18)。 接著，使用遮罩40，將磁性層23、非磁性層22、磁性層21圖案化，形成MTJ元件20。其後，於MTJ元件20之側面形成包含絕緣體之側壁42(圖19)。該側壁42之厚度為MTJ元件20與較厚之層50之間之距離D。 接著，如圖20所示，沈積導電率較大之材料層50。接著，將層50蝕刻直到側壁42之上表面露出。其後，規定MTJ元件20及層50之深度方向，進行加工。去除遮罩40，完成磁性記憶體之記憶體單元(圖21)。 根據該製造方法，由於可以自對準程序形成位元間之導電層50，故即便於不增大位元間之情形時亦可加厚位元間導體層之厚度。尤其於應用將多個位元配置於同一導電層上之儲存級記憶體之情形時有效。 另，如圖22所示，可將通道等導電體52配置於導電層12之下，加厚位元間之導電層，抑制導電層電阻增大。若以與記憶體單元兩端之通道、即圖14A所示之插塞相同之程序製成，可不增加成本而形成。 (第2實施例) 第2實施形態之磁性記憶體例如使用CoFeB/Ru/CoFeB等合成記憶層21A作為記憶體元件即MTJ元件之記憶層21(圖23)。於該情形時，由於可減少自記憶層21A洩漏之磁通本身，故即便位元間之距離較短亦可降低相鄰之MTJ元件之記憶層間之相互作用。 (第3實施例) 第3實施例之磁性記憶體如圖24所示，具有如下構成：在第1至第6實施形態之磁性記憶體之各記憶體單元中，於導電層12之下部，例如附加包含NiFe或CoFeB等之軟磁性層60。藉由使用此種構成，可以軟磁性層60吸收自記憶層洩漏之磁通，故即便位元間距離保持為較短，不僅可減少相鄰之MTJ元件之記憶層間之相互作用，亦可使記憶層之存留能量增加。 (第4實施例) 第4實施例之磁性記憶體如圖25所示，具有於MTJ元件201 ～208 各者之周圍隔著絕緣層64附加軟磁性層66之構成。藉由使用此種構成，可以軟磁性層55吸收自記憶層洩漏之磁通，故即便位元間距離保持為較短，不僅可減少相鄰之MTJ元件之記憶層間之相互作用，亦可使記憶層之保持能量增加。另，軟磁性層66之磁性膜厚(Ms×t')較佳設定為大於記憶層之磁性膜厚(Ms×t)。此處，Ms為記憶層之飽和磁化，t為記憶層之膜厚，Ms'為軟磁性層之飽和磁化，t'為軟磁性層之膜厚。 另，如圖26左側所示，軟磁性層66可以包圍MTJ元件20之周圍，即MTJ元件之4個側面之方式配置，亦可如圖26右側所示，以覆蓋MTJ元件20之對向之2個側面之方式配置。另，圖26為記憶體元件(MTJ元件)之俯視圖。 將以覆蓋MTJ元件20對向之2個側面之方式配置之軟磁性層66之情形時之製造方法，顯示於圖27至圖30。 首先，於導電層12上，依序形成成為記憶體層21之磁性層、非磁性層22、及成為參照層23之磁性層。於磁性層23上形成用以將MTJ元件圖案化之遮罩40(圖27)。 接著，使用遮罩40，將磁性層23、非磁性層22、磁性層21圖案化，形成MTJ元件20。其後，於MTJ元件20之側面形成包含絕緣體之側壁42(圖28)。該側壁42之厚度為MTJ元件20與厚層50之間之距離D。 接著，如圖29所示，於沈積軟磁性層66後，沈積導電率較大之材料之層50。接著，將層50蝕刻直到側壁42之上表面露出。其後，規定MTJ元件20及層50之深度方向，進行加工。去除遮罩40，完成磁性記憶體之記憶體單元(圖30)。該製造方法由於將層50形成於鄰接之位元間，故亦可降低位元間之電阻。 於以下，進而針對用以高速寫入之方法，對本發明之磁性記憶體進行記述。 (第5實施例) 對第5實施例之磁性記憶體，參照圖31A、31B進行說明。於該第6實施例之磁性記憶體中，具有如下構成：將各MTJ元件20之長邊方向配置於相對於導電層12延伸之方向非90度傾斜之方向(圖31A)。 於第1至第6實施形態及第1實施例至第4實施例中，為如下配置：使各MTJ元件20之長邊方向相對於導電層12延伸之方向為大致90度。因此，由於在寫入電流流動之初期導電層12表面之電子自旋方向與記憶層之磁化平行或反向平行，故而原理上自旋轉移力矩不起作用。但實際上因磁化方向之散射等而仍有較弱之自旋轉移力矩作用，而於磁化之進動運動增大後發揮較大之自旋轉移力矩作用，使寫入結束。 相對於此，於第6實施例中，如圖31B所示，MTJ元件之記憶層之磁化70朝向最長之對角線。其結果，導電層12的表面之電子自旋方向與記憶層之磁化自平行或反向平行變成具有角度θ。因此，當寫入電流流動時僅較大之自旋轉移力矩起作用，故可高速寫入。 上述事項係自資料寫入之觀點記述，但在實用上亦必須考慮資料讀出。尤其於大容量化、細微化時，必須考慮兼顧寫入之低能量與磁性電阻元件之電阻變化率(MR)增大。 於該情形時，重要的是將與記憶層之非磁性層(例如MgO)之界面結晶化，並與MgO一同(001)配向。記憶層之MgO側通常使用添加B(硼)等之Co、Fe等非晶材料。藉由將其進行退火，使B等添加元素逸出而使Co、Fe等結晶，可實現接近300%之MR。因此，將吸收B等添加元素之材料配置於上述界面較為有效。於第1至第6實施形態及實施例1至6中，於導電層使用吸收B等添加元素之材料有效，且進行加厚對高MR化有效。 (第6實施例) 接著，對第6實施例之磁性記憶體參照圖32至圖34進行說明。該第6實施例之磁性記憶體係可高速讀出。 如圖32所示，1位元係由一對MTJ元件20a、20b構成，於各MTJ元件20a、20b記錄相反極性之資訊。將讀出電極70配置於一對MTJ元件20a、20b間，將電源電壓Vdd施加於MTJ元件20b之參照層23，將MTJ元件20a之參照層23接地，將讀出電壓Vread施加於電極70，藉此經由電極70讀出資訊(圖33、圖34)。藉此，可改善資訊之可靠性，且進行高速讀出。另，於導電層12之下方配置有2個電晶體72a、72b。電晶體72a係其源極及汲極之一者經由插塞74a與導電層12連接，另一者經由插塞76a與配線77a連接。又，電晶體72b係其源極及汲極之一者經由插塞74b與導電層12連接，另一者經由插塞76b與配線77b連接。向MTJ元件20a寫入資訊係藉由將電晶體72a設為接通(ON)，使寫入電流於配線77a 與電極70之間流動而進行。又，向MTJ元件20b寫入資訊係藉由將電晶體72b設為接通(ON)，使寫入電流於配線77b與電極70之間流動而進行。 (第7實施例) 對第7實施例之磁性記憶體參照圖35及圖36進行說明。該第7實施例之磁性記憶體係實現大幅提高寫入速度之例。於該第7實施例中，以將MTJ元件之長軸傾斜之方式配置，進而將其傾斜角θ設為θ＜45°(參照圖35、36)。由於至此之例中記憶層之磁化係一面進行進動運動一面反轉，故寫入需要有限之時間，例如數ns之時間。然而，於第7實施例中，不引起進動運動而進行反轉。因此，可以1 ns或其以下之時間進行寫入。 (第8實施例) 對第8實施例之磁性記憶體參照圖37進行說明。該第8實施例之磁性記憶體係用於LLC (Last Level Cache：最下層快取記憶體)等高速中容量之記憶體。於該實施例中，具有配置於導電層12上之複數個位元，各位元具備：一對MTJ元件20a、20b；及電極71，其配置於該等MTJ元件20a、20b間。於各位元內之一對MTJ元件20a、20b記憶有相反極性之資訊，且藉由電極71測定一對MTJ元件20a、20b間之中間電位。 (第7實施形態) 將第7實施形態之磁性記憶體顯示於圖38。該第7實施形態之磁性記憶體具有如下構成：對圖6所示之磁性記憶體1附加其寫入電路及讀出電路等周邊電路。 磁性記憶體1之第1寫入字線WWL11 、WWL12 各自經由第1字線選擇電路110與第1寫入電路120連接。第1字線選擇電路110具備：開關元件(FET)112＜１＞、112＜2＞，其藉由控制信號Ayn＜1＞、Ayn＜2＞各自予以控制接通/斷開。 單元選擇電路114將控制信號Ac＜k、1＞(k=1、……、8)發送至磁性記憶體1之位元選擇字線bSWLk1 ，將控制信號Ac＜k、2＞(k=1、……、8)發送至磁性記憶體1之位元選擇字線bSWLk2 。 磁性記憶體1之第2寫入字線WWL21 、WWL22 各自經由第2字線選擇電路115與第2寫入電路125連接。第2字線選擇電路115具備：開關元件(FET)117＜１＞、117＜2＞，其藉由控制信號Ays＜1＞、Ays＜2＞各自予以控制接通/斷開。 第1寫入電路120具備：開關元件(FET)122a、122b，其藉由控制信號SRCn、SNKn各自予以控制接通/斷開。 第2寫入電路125具備：開關元件(FET)127a、127b，其藉由控制信號SRCs、SNKs各自予以控制接通/斷開。 磁性記憶體1之字元組選擇位元線SBL1 、SBL2 各自從第2位元線選擇電路140接收控制信號Axw＜1＞、Axw＜2＞。 磁性記憶體1之位元線BL1 、BL2 各自經由第1位元線選擇電路142與第1讀出電路130及MTJ電壓施加電路150連接。第2位元線選擇電路142具備：開關元件(FET)142a、142b，其藉由控制信號Axe＜1＞、Axe＜2＞各自予以控制接通/斷開。 第1讀出電路130具備：開關元件(FET)130a，其藉由控制信號SRCr予以控制接通/斷開；及感測放大器139b。 第2讀出電路135具備開關元件(FET)135a，其藉由控制信號SNKr予以控制接通/斷開，且與第2字線選擇電路115之開關元件117＜１＞、117＜2＞連接。 MTJ電壓施加電路150具備：開關元件(FET)152a、152b，其等藉由控制信號SRCv、SNKv各自予以控制接通/斷開。 控制信號SRCv、SRCs、SRCn、SRCr、SNKv、SNKs、SNKn、SNKr自控制電路160輸出。 控制信號Axw、Axe、Ayn、Ays、Ac自解碼器170輸出。 於該第7實施形態中，藉由第1字線選擇電路110、第2字線選擇電路115、第1位元線選擇電路140選擇寫入時進行通電之導電層。通電之極性係藉由控制第1寫入電路120及第2寫入電路125而進行。又，寫入時施加電壓之MTJ元件之選擇係藉由第1位元線選擇電路142及單元選擇電路114進行。對MTJ元件施加之電壓係藉由MTJ電壓施加電路150與第1寫入電路120及第2寫入電路125調整。 讀出時之單元選擇係使用單元選擇電路114、第2位元線選擇電路140、第1位元線選擇電路142、第2字線選擇電路115選擇。讀出電流係於第1讀出電路130與第2讀出電路135之間通電而進行。 該第7實施形態亦可提供一種與第2實施形態同樣能夠實現降低消耗能量之磁性記憶體。又，與第2實施形態同樣地，可減少半選擇位元之數量，實質上消除誤寫入。 已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等實施形態得以其他各種形態實施，於不脫離主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化皆含於發明範圍或主旨，且同樣亦包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之交叉參考] 本申請案主張2015年12月14日申請之日本專利申請案第2015-243603號及2016年8月4日申請之第2016-153933號之優先權，該等申請案之全文以引用之方式併入本文中。
1‧‧‧磁性記憶體
4a‧‧‧半導體層
4b‧‧‧半導體層
5a‧‧‧插塞
5b‧‧‧插塞
5c‧‧‧插塞
6a‧‧‧插塞
6b‧‧‧插塞
10‧‧‧記憶體單元
10ij(i=1、……、6，j=1、2)‧‧‧記憶體單元
12‧‧‧導電層
12a‧‧‧第1端子
12b‧‧‧第2端子
13a‧‧‧具有上旋之電子
13b‧‧‧具有下旋之電子
201～208‧‧‧磁性電阻元件(MTJ元件)
20a‧‧‧MTJ元件
20b‧‧‧MTJ元件
21‧‧‧記憶層
21A‧‧‧記憶層
22‧‧‧非磁性層
23‧‧‧參照層
251～258‧‧‧位元選擇電晶體
271～278‧‧‧二極體
281～288‧‧‧電晶體
31‧‧‧字元組選擇電晶體
32‧‧‧字元組選擇電晶體
34‧‧‧配線
351～358‧‧‧配線
42‧‧‧閘極絕緣膜
42‧‧‧側壁
50‧‧‧材料層
52‧‧‧導電體
60‧‧‧軟磁性層
64‧‧‧絕緣層
66‧‧‧閘極
70‧‧‧電極
70‧‧‧磁化
71‧‧‧電極
72a‧‧‧電晶體
72b‧‧‧電晶體
74a‧‧‧插塞
74b‧‧‧插塞
76a‧‧‧插塞
76b‧‧‧插塞
77a‧‧‧配線
77b‧‧‧配線
110‧‧‧控制電路
112＜1＞‧‧‧開關元件(FET)
112＜2＞‧‧‧開關元件(FET)
114‧‧‧單元選擇電路
115‧‧‧第2字線選擇電路
117＜1＞‧‧‧開關元件(FET)
117＜2＞‧‧‧開關元件(FET)
120‧‧‧控制電路
122a‧‧‧開關元件(FET)
122b‧‧‧開關元件(FET)
125‧‧‧第2寫入電路
127a‧‧‧開關元件(FET)
127b‧‧‧開關元件(FET)
130‧‧‧第1讀出電路
130a‧‧‧開關元件
135‧‧‧第2讀出電路
135a‧‧‧開關元件(FET)
142‧‧‧第1位元線選擇電路
142a‧‧‧開關元件(FET)
142b‧‧‧開關元件(FET)
150‧‧‧MTJ電壓施加電路
152a‧‧‧開關元件(FET)
152b‧‧‧開關元件(FET)
160‧‧‧控制電路
170‧‧‧解碼器
Ac＜k、1＞(k=1、……、8)‧‧‧控制信號
AP‧‧‧反向平行狀態
Axe＜1＞‧‧‧控制信號
Axe＜2＞‧‧‧控制信號
Axw＜1＞‧‧‧控制信號
Axw＜2＞‧‧‧控制信號
Ayn＜1＞‧‧‧控制信號
Ayn＜2＞‧‧‧控制信號
Ays＜1＞‧‧‧控制信號
Ays＜2＞‧‧‧控制信號
BL1～BL８‧‧‧位元線
bSBLjk(j=1、2)‧‧‧位元選擇位元線
bSWLkj(k=1……、8，j=1、2)‧‧‧位元選擇字線
bWBLjk(j=1、2，k=1……、8)‧‧‧寫入位元線
d‧‧‧距離
P‧‧‧平行狀態
P1～P6‧‧‧點
I‧‧‧電流
Ic0‧‧‧閾值電流
IS 0, switching‧‧‧電流值
Iw‧‧‧寫入電流
Iw1‧‧‧寫入電流
Ks‧‧‧界面磁異向性
R‧‧‧電阻
SBL1‧‧‧字元組選擇位元線
SBL2‧‧‧字元組選擇位元線
SNKn‧‧‧控制信號
SNKr‧‧‧控制信號
SNKs‧‧‧控制信號
SNkv‧‧‧控制信號
SRCn‧‧‧控制信號
SRCr‧‧‧控制信號
SRCs‧‧‧控制信號
SRCv‧‧‧控制信號
SWL1‧‧‧字元組選擇字線
SWL2‧‧‧字元組選擇字線
WBL11‧‧‧第1寫入位元線
WBL12‧‧‧第1寫入位元線
WBL21‧‧‧第2寫入位元線
WBL22‧‧‧第2寫入位元線
WL1‧‧‧字線
WL2‧‧‧字線
WWL11‧‧‧第1寫入字線
WWL12‧‧‧第1寫入字線
WWL21‧‧‧第2寫入字線
WWL22‧‧‧第2寫入字線
Va‧‧‧插塞電位
Vdd‧‧‧電源電壓
VMTJ‧‧‧電壓
Vp‧‧‧負電位
Vread‧‧‧讀出電壓
θ‧‧‧角度
圖1係顯示第1實施形態之磁性記憶體之記憶體單元之立體圖。 圖2係說明第1實施形態之磁性記憶體之記憶體單元之寫入方法的圖。 圖3係說明第1實施形態之磁性記憶體之記憶體單元之寫入方法的圖。 圖4係顯示第1實施形態之磁性記憶體之電路圖。 圖5係顯示第1實施形態之磁性記憶體之等價電路之一例的圖。 圖6係顯示第2實施形態之磁性記憶體之電路圖。 圖7係顯示第3實施形態之磁性記憶體之電路圖。 圖8係顯示第4實施形態之磁性記憶體之電路圖。 圖9係顯示第5實施形態之磁性記憶體之電路圖。 圖10係顯示第6實施形態之磁性記憶體之寫入方法的圖。 圖11係顯示藉由表示施加於MTJ元件之參照層之電壓與MTJ元件之閾值電流之關係之模擬求出的結果之圖。 圖12A係顯示將正電壓施加於MTJ元件之參照層時，電阻相對於電流之遲滯特性的圖。 圖12B係顯示不對MTJ元件之參照層施加電壓時，電阻相對於電流之遲滯特性的圖。 圖12C係顯示將負電壓施加於MTJ元件之參照層時之電阻之相對於電流之遲滯特性的圖。 圖13係顯示藉由實驗求出之施加於MTJ元件之電壓、與在導電層觀測到流動磁化反轉之電流值之關係之結果的圖。 圖14A係顯示第1實施形態之第1變化例之磁性記憶體之剖視圖。 圖14B係顯示第1實施形態之第1變化例之磁性記憶體之俯視圖。 圖14C係顯示第1實施形態之第1變化例之磁性記憶體之剖視圖。 圖15A係顯示第1實施形態之第2變化例之磁性記憶體之剖視圖。 圖15B係顯示第1實施形態之第2變化例之磁性記憶體之剖視圖。 圖16係顯示記憶層、於穿隧障壁之界面產生之界面磁異向性(Ks)、及反轉電流值Ic0 之關係的圖。 圖17係顯示第1實施例之磁性記憶體之剖視圖。 圖18係顯示第1實施例之磁性記憶體之製造方法之剖視圖。 圖19係顯示第1實施例之磁性記憶體之製造方法之剖視圖。 圖20係顯示第1實施例之磁性記憶體之製造方法之剖視圖。 圖21係顯示第1實施例之磁性記憶體之製造方法之剖視圖。 圖22係顯示第1實施例之磁性記憶體之剖視圖。 圖23係顯示第2實施例之磁性記憶體之剖視圖。 圖24係顯示第3實施例之磁性記憶體之剖視圖。 圖25係顯示第4實施例之磁性記憶體之剖視圖。 圖26係顯示第4實施例之磁性記憶體之記憶體元件之俯視圖。 圖27係顯示第4實施例之磁性記憶體之製造方法之剖視圖。 圖28係顯示第4實施例之磁性記憶體之製造方法之剖視圖。 圖29係顯示第4實施例之磁性記憶體之製造方法之剖視圖。 圖30係顯示第4實施例之磁性記憶體之製造方法之剖視圖。 圖31A係顯示第5實施例之磁性記憶體之俯視圖。 圖31B係顯示第5實施例之磁性記憶體之記憶體元件之俯視圖。 圖32係顯示第6實施例之磁性記憶體之剖視圖。 圖33係顯示第6實施例之磁性記憶體之剖視圖。 圖34係顯示第6實施例之磁性記憶體之剖視圖。 圖35係顯示第7實施例之磁性記憶體之剖視圖。 圖36係顯示第7實施例之磁性記憶體之俯視圖。 圖37係顯示第8實施例之磁性記憶體之剖視圖。 圖38係顯示第7實施例之磁性記憶體之電路圖。

Claims (18)

  1. 一種磁性記憶體，其包含：導電層，其包含第1端子及第2端子；複數個磁性電阻元件，其相互隔開地配置於上述第1端子與上述第2端子之間的上述導電層，且各磁性電阻元件包含：參照層；記憶層，其配置於上述參照層與上述導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述複數個磁性電阻元件之上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將第2電位施加於上述複數個磁性電阻元件中應寫入資料之磁性電阻元件之上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。
  2. 一種磁性記憶體，其包含：導電層，其包含第1端子及第2端子；複數個磁性電阻元件，其相互隔開地配置於上述第1端子與上述第2端子之間的上述導電層，且各磁性電阻元件包含：參照層；記憶層，其配置於上述參照層與上述導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述複數個磁性電阻元件中之第1群磁性電阻元件之上述參照層，且將與上述第1電位不同之第2電位施加於上述複數個磁性電阻元件中之與上述第1群不同之第2群磁性電阻 元件的上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將上述第2電位施加於上述第1群磁性電阻元件之上述參照層，且將上述第1電位施加於上述第2群磁性電阻元件的上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。
  3. 如請求項1或2之磁性記憶體，其進而包含：複數個第1電晶體，其對應於上述複數個磁性電阻元件而設置，且各電晶體包含：第3及第4端子、及第1控制端子，上述第3端子與對應之磁性電阻元件之上述參照層電性連接；及第2電晶體，其包含：第5及第6端子、及第2控制端子，上述第5端子與上述第1端子電性連接。
  4. 如請求項3之磁性記憶體，其中上述複數個第1電晶體係其上述第1控制端子與互不相同之複數條第1配線連接，上述第4端子與一條第2配線連接。
  5. 如請求項3之磁性記憶體，其進而包含：第3電晶體，其包含：第7及第8端子、及第3控制端子，上述第7端子與上述第2端子電性連接。
  6. 如請求項5之磁性記憶體，其中上述複數個第1電晶體係其上述第1控制端子與互不相同之複數條第1配線連接，上述第4端子與一條第2配線連接； 上述第2控制端子及上述第3控制端子係與1條第3配線連接。
  7. 如請求項1或2之磁性記憶體，其進而包含：複數個二極體，其對應於上述複數個磁性電阻元件而設置，各二極體係其陽極及陰極之一者與對應之磁性電阻元件之上述參照層電性連接；及第1電晶體，其包含：第3及第4端子、及第1控制端子，上述第3端子與上述第1端子電性連接。
  8. 如請求項7之磁性記憶體，其進而包含：第2電晶體，其包含：第5及第6端子、及第2控制端子，上述第5端子與上述第2端子電性連接。
  9. 如請求項8之磁性記憶體，其中上述第1控制端子及上述第2控制端子係與1條第1配線連接。
  10. 如請求項1或2之磁性記憶體，其中上述磁性電阻元件係其上述非磁性層為絕緣層。
  11. 如請求項3之磁性記憶體，其中上述複數個第1電晶體係其上述第1控制端子與互不相同之複數條第1配線連接，上述第4端子與互不相同之複數條第2配線連接。
  12. 一種磁性記憶體，其包含： 第1導電層，其包含第1端子及第2端子；第1及第2磁性電阻元件，其相互隔開地配置於上述第1端子與上述第2端子之間的上述第1導電層，上述第1及第2磁性電阻元件各自包含：參照層；記憶層，其配置於上述參照層與上述第1導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述第1及第2磁性電阻元件中之上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將第2電位施加於上述第1及第2磁性電阻元件中應寫入資料之磁性電阻元件的上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。
  13. 如請求項12之磁性記憶體，其進而包含：第3端子，其配置於上述第1端子與上述第2端子間之上述第1導電層，且上述第1及第2磁性電阻元件位於上述第1端子與上述第3端子間之區域；及第3及第4磁性電阻元件，其相互隔開地配置於上述第3端子與上述第2端子之間的上述第1導電層之區域，且上述第3及第4磁性電阻元件各自包含：參照層；記憶層，其配置於上述參照層與上述第1導電層之間；及非磁性層，其配置於上述記憶體層與上述參照層之間；上述電路係於對上述第1及第2磁性電阻元件中之至少1者進行寫入之情形時，將上述第1電位施加於上述第1及第2磁性電阻元件的上述參照層，並使上述第1寫入電流於上述第1端子及第3端子間流動，將上 述第2電位施加於上述第1及第2磁性電阻元件中應寫入資料之磁性電阻元件的上述參照層，並使上述第2寫入電流於上述第1端子及第3端子間流動，於對上述第3及第4磁性電阻元件中之至少1者進行寫入之情形時，將第3電位施加於上述第3及第4磁性電阻元件的上述參照層，並使第3寫入電流於上述第2端子及第3端子間流動，將第4電位施加於上述第3及第4磁性電阻元件中應寫入資料之磁性電阻元件的上述參照層，並使相對於上述第3寫入電流為反向之第4寫入電流於上述第2端子及第3端子間流動。
  14. 一種磁性記憶體，其包含：第1導電層，其包含第1端子及第2端子；第1及第2磁性電阻元件，其相互隔開地配置於上述第1端子與上述第2端子之間的上述第1導電層，上述第1及第2磁性電阻元件各自包含：參照層；記憶層，其配置於上述參照層與上述第1導電層之間；及非磁性層，其配置於上述記憶層與上述參照層之間；及電路，其將第1電位施加於上述第1磁性電阻元件之上述參照層且將與上述第1電位不同之第2電位施加於上述第2磁性電阻元件的上述參照層，並使第1寫入電流於上述第1端子及第2端子間流動，將上述第2電位施加於上述第1磁性電阻元件之上述參照層且將上述第1電位施加於上述第2磁性電阻元件的上述參照層，並使相對於上述第1寫入電流為反向之第2寫入電流於上述第1端子及第2端子間流動。
  15. 如請求項14之磁性記憶體，其進而包含：第3端子，其配置於上述第1端子與上述第2端子間之上述第1導電層，且上述第1及第2磁性電阻元件位於上述第1端子與上述第3端子間之區域；及第3及第4磁性電阻元件，其相互隔開地配置於上述第3端子與上述第2端子之間的上述第1導電層之區域，且上述第3及第4磁性電阻元件各自包含：參照層；記憶層，其配置於上述參照層與上述第1導電層之間；及非磁性層，其配置於上述記憶體層與上述參照層之間；上述電路係於對上述第1及第2磁性電阻元件中之至少1者進行寫入之情形時，將上述第1電位施加於上述第1磁性電阻元件的上述參照層且將上述第2電位施加於上述第2磁性電阻元件之上述參照層，並使上述第1寫入電流於上述第1端子及第3端子間流動，將上述第2電位施加於上述第1磁性電阻元件之上述參照層且將上述第1電位施加於上述第2磁性電阻元件的上述參照層，並使上述第2寫入電流於上述第2端子及第3端子間流動，於對上述第3及第4磁性電阻元件中之至少1者進行寫入之情形時，將第3電位施加於上述第3磁性電阻元件之上述參照層且將與上述第3電位不同之第4電位施加於上述第4磁性電阻元件的上述參照層，並使第3寫入電流於上述第2端子及第3端子間流動，將上述第4電位施加於上述第3磁性電阻元件之上述參照層且將上述第3電位施加於上述第4磁性電阻元件的上述參照層，並使相對於上述第3寫入電流為反向之第4寫入電流於上述第2端子及第3端子間流 動。
  16. 如請求項12或14之磁性記憶體，其進而包含第2導電層，上述第1導電層包含：第1至第3部分，上述第1部分位於上述第2部分與上述第3部分之間，上述第1磁性電阻元件之上述記憶層位於上述第2部分與上述第1磁性電阻元件之上述非磁性層之間，上述第2磁性電阻元件之上述記憶層位於上述第3部分與上述第2磁性電阻元件之上述非磁性層之間，且上述第2導電層配置於上述第1部分。
  17. 如請求項12或14之磁性記憶體，其進而包含軟磁性層，其配置於上述第1及第2磁性電阻元件各者之側部。
  18. 如請求項1、2、12、或14之磁性記憶體，其中上述電路使用複數個寫入脈衝進行寫入。
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