KR20140093713A - 스핀-토크 mram에 기록하는 기록 구동기 회로 및 방법 - Google Patents

스핀-토크 mram에 기록하는 기록 구동기 회로 및 방법 Download PDF

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KR20140093713A
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Abstract

스핀-토크 자기 저항 랜덤 액세스 메모리(ST-MRAM)에 기록하기 위한 기록 구동기는 선택된 열에서 선택되지 않은(off) 워드선 선택 트랜지스터들의 임계치 이하의 누설을 최소화한다. 비트선 및/또는 소스선에서 유효 금속 저항은 감소되고 전원 잡음 면역성은 증가된다. 기록 구동기 바이어스 신호들은 전역 바이어스 신호들로부터 차단되고, 제 1 전압은 제 1 NMOS-팔로워 회로 또는 제 1 PMOS-팔러워 회로 중 하나를 사용하여 비트 선의 하나의 단부에 인가된다. 제 2 전압은 제 2 및 제 3 PMOS-팔로워 회로들, 또는 제 2 및 제 3 NMOS-팔로워 회로들을 각각 사용하여 소스선의 반대 단부들에 인가된다.

Description

스핀-토크 MRAM에 기록하는 기록 구동기 회로 및 방법{WRITE DRIVER CIRCUIT AND METHOD FOR WRITING TO A SPIN-TORQUE MRAM}
본 출원은 2011년 11월 17일에 출원된 미국 가특허출원 제 61/561,139 호의 이익을 주장한다.
여기에 기술된 예시적인 실시예들은 일반적으로 스핀-토크 MRAM에 기록하는 것에 관한 것이고 특히 스핀-토크 MRAM에 기록할 때 전원 잡음 면역성을 증가시키면서 누설 전류를 감소시키는 것에 관한 것이다.
자기 전자 디바이스들, 스핀 전자 디바이스들, 및 스핀트로닉 디바이스들은, 전자 스핀에 의해 주로 야기된 효과들을 사용하는 디바이스들에 대한 동의어들이다. 자기 전자 장치들은 비휘발성의, 신뢰성 있는, 내방사선성의, 및 고밀도 데이터 저장 및 검색을 제공하기 위해 다수의 정보 디바이스들에서 사용된다. 다수의 자기 전자 정보 디바이스들은 자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM), 자기 센서들, 및 디스크 드라이브들에 대한 판독/기록 헤드들을 포함하지만, 그로 제한되지 않는다.
일반적으로 MRAM은 자기 저항 메모리 소자들의 어레이를 포함한다. 각각의 자기 저항 메모리 소자는 일반적으로 자기 터널 접합(MTJ)과 같은 여러 비자기 계층들로 분리된 다수의 자기 계층들을 포함하고, 디바이스의 자기 상태에 의존하는 전기 저항을 나타내는 구조를 갖는다. 정보는 자기 계층들에서 자화 벡터들의 방향들로서 저장된다. 하나의 자기 계층에서 자화 벡터들은 자기적으로 고정되거나 피닝되고(pinned), 동시에 다른 자기 계층의 자화 방향은 각각 "평행" 및 "역평행" 상태들로 불리는 동일 및 반대 방향들 사이의 스위칭이 자유로울 수 있다. 평행 및 역평행 자기 상태들에 따라, 자기 메모리 소자는 각각 낮은(논리 "0" 상태) 및 높은(논리 "1" 상태) 전기 저항 상태들을 갖는다. 따라서, 저항의 검출은 MTJ 디바이스와 같은 자기 저항 메모리 소자가 자기 메모리 소자에 저장된 정보를 제공하게 한다.
자유 계층을 프로그래밍하기 위해 사용된 두 개의 완전히 상이한 방법들, 필드 스위칭 및 스핀-토크 스위칭이 존재한다. 필드-스위칭 MRAM에서, MTJ 비트에 인접한 전류 전달선들은 자유 계층상에 작동하는 자계들을 생성하기 위해 사용된다. 스핀-토크 MRAM에서, MTJ 자체를 통해 전류 펄스로 스위칭이 이루어진다. 스핀 분극된 터널렁 전류에 의해 전달된 각운동량은 전류 펄스의 분극에 의해 결정된 최종 상태(평행 또는 역평행)를 통해 자유 계층의 반전을 야기한다. 재설정 전류 펄스는 최종 상태를 평행 또는 논리 "0"로 되게 할 것이다. 재설정 전류 펄스의 반대 극성의, 설정 전류 펄스는 최종 상태를 역평행 또는 논리 "1"로 되게 할 것이다. 스핀-토크 전송은 패턴화되거나 또는 그와 달리 전류 흐름들이 경계면들에 실질적으로 수직이도록 배열되는 MTJ 디바이스들 및 거대 자기 저항 디바이스들에서, 및 전류가 도메인 벽에 실질적으로 수직으로 흐를 때 단순한 전선형 구조들에서 발생하는 것으로 알려졌다. 자기 저항을 나타내는 임의의 이러한 구조는 스핀-토크 자기 저항 메모리 소자가 될 잠재력을 갖는다.
스핀-전송 토크 RAM(STT-RAM)으로서도 또한 알려진 스핀-토크 MRAM(ST-MRAM)은 필드-스위칭 MRAM보다 훨씬 높은 밀도에서 무제한의 내구성 및 빠른 기록 속도들을 갖는 비휘발성에 대한 잠재력을 갖는 신생의 메모리 기술이다. ST-MRAM 스위칭 전류 요구 조건들은 줄어드는 MTJ 크기들에 따라 감소하기 때문에, ST-MRAM은 가장 진보된 기술 노드들에서조차 잘 스케일링되는 잠재력을 갖는다. 그러나, MTJ 저항의 변화성을 증가시키는 것 및 비트 셀 선택 디바이스들을 통해 두 전류 방향들에서 비교적 높은 스위칭 전류들을 유지하는 것은 ST-MRAM의 확장성을 제한할 수 있다. 기록 전류는 일반적으로 다른 것에 비해 한 방향에서 더 높아서, 선택 디바이스는 두 개의 전류들 중 더 큰 전류를 전달할 수 있어야 한다. 또한, ST-MRAM 스위칭 전류 요구 조건들은 기록 전류 펄스 지속 기간이 감소됨에 따라 증가한다. 이 때문에, 가장 작은 ST-MRAM 비트 셀 방식은 비교적 긴 스위칭 시간을 요구할 수 있다.
스핀-토크 MRAM을 프로그래밍하기 위한 종래의 방식은 그들의 저장 계층의 방향을 반전시키기 위해 단일 전류 또는 전압 펄스를 메모리 셀들에 인가하는 것이다. 펄스의 지속기간은 메모리 인터페이스 규격들과 같은 설계 요구 조건들에 의해 설정된다. 일반적으로, 기록 동작은 50㎱보다 적은 시간에 완료되어야 한다. 기록 전압 진폭은 메모리 기록 에러 레이트(WER) 및 수명 요구 조건들을 충족하도록 설정된다. 이는 모든 비트들이 규정된 값(WER0) 이하의 기록 에러를 갖고 신뢰가능하게 프로그래밍되는 것을 보장하도록 특정 값(Vw)보다 커야 한다. 메가비트 메모리들에 대하여, WER0는 일반적으로 10-8보다 작다. 기록 전압 진폭은 또한 장기간 디바이스 무결성을 보장하기 충분하게 낮아야 한다. 자기 터널 접합들에 대하여, 증가된 기록 전압은 절연 파괴 때문에 메모리 수명을 감소시킨다. 몇몇 경우들에서, 원하는 기록 에러 레이트(WER0) 및 요구된 수명을 충족하는 기록 전압을 찾는 것은 가능하지 않다. 기록 에러 레이트를 개선하기 위한 알려진 해결책들은 하나 또는 수 개의 계층들의 에러 보정을 추가하거나 또는 다수의 기록 펄스들을 사용하는 것이다.
ST-MRAM 어레이는 복수의 코어 스트립들을 포함하고, 각각의 코어 스트립은 비트 셀들(자기 터널 접합 및 워드선 선택 트랜지스터)의 복수의 열들을 포함하는 비트 셀 어레이를 포함한다. ST-MRAM 비트 셀들의 한 열에서, 양의 전압으로 워드선 선택 트랜지스터의 게이트(제어 전극)에 기록하기 위해 단지 하나의 행이 선택된다. 그러나, 열에서 모든 선택되지 않은 워드선 선택 트랜지스터들은 기록 구동기가 제공해야 하는 임계치 이하의 (오프-누설) 전류에 기여한다. 이러한 임계치 이하의 누설은 기록 동작 동안 총 전력 소비에 추가하고, 총 전력 소비는, 낮은 임계치 전압 워드선 트랜지스터들이 주어진 비트 셀 영역에 대하여 기록 전류를 최대화하기 위해 사용될 때, 기록 전류의 25%만큼 클 수 있다. 따라서, 스핀-토크 MRAM에 기록할 때 누설 전류를 감소시킬 필요성이 있다.
비트 셀들의 열에서, 자기 터널 접합들의 제 1 단부는 비트선이라고 불리는 제 1 공통선에 접속된다. 자기 터널 접합들의 제 2 단부는 그들의 각각의 워드선 선택 트랜지스터의 제 1 전류 전달 전극에 접속한다. 워드선 선택 트랜지스터들의 제 2 전류 전달 전극들은 소스선이라고 불리는 제 2 공통선에 접속된다. 열에서, 큰 수의, 예를 들면 512 또는 1024 개의 비트 셀들에 의하여, 비트 및 소스선들은 상당한 저항을 가질 수 있는 긴 금속 통로들이다. 기록 구동기를 사용하여 열의 상단부 또는 하단부로부터 멀리 떨어진 비트를 기록할 때, 비트 및 소스 선들을 통한 전류는 전압 강하를 야기하여, 자기 터널 접합을 지나 인가된 전압을 감소시킨다.
따라서, 비트 및 소스선들로부터 직렬 저항에서 전압 강하를 최소화시키는 기록 구동기 회로가 필요하다. 또한, 예시적인 실시예들의 다른 바람직한 특징들 및 특성들은 첨부하는 도면들 및 전술한 기술 분야 및 배경과 함께 취해진 후속하는 상세한 설명 및 첨부된 청구항들로부터 명백해질 것이다.
스핀-토크 자기 저항 랜덤 액세스 메모리(ST-MRAM)에 기록하기 위한 기록 구동기 및 방법이 제공된다.
제 1 예시적인 실시예는 스핀-토크 MRAM에 기록하는 방법으로서, 상기 방법은, 제 1 전압을 비트선에 인가하는 단계; 및 소스선의 제 1 및 제 2 단부들 모두에 제 2 전압을 인가하는 단계를 포함한다.
제 2 예시적인 실시예는 스핀-토크 MRAM에 기록하는 방법으로서, 상기 방법은 PMOS-팔로워 회로를 사용하여 비트선 또는 소스선 중 하나에 제 1 전압을 인가하는 단계를 포함한다.
제 3 예시적인 실시예는 스핀-토크 MRAM에 결합된 기록 구동기로서, 상기 기록 구동기는, 각각이 소스선과 비트선 사이에 선택적으로 결합된 자기 비트 셀들의 열; 소스 선의 제 1 단부에 결합된 제 1 MOS-팔로워 트랜지스터; 소스선의 제 2 단부에 결합된 제 2 MOS-팔로워 트랜지스터; 비트선의 단부에 결합된 제 3 MOS-팔로워 트랜지스터; 및 복수의 차단 트랜지스터들로서, 각각이 제 1, 제 2, 및 제 3 MOS-팔로워 트랜지스터들의 제어 전극들에 복수의 전압들 중 하나를 제공하도록 구성된, 상기 복수의 차단 트랜지스터들을 포함한다.
본 발명은 스핀-토크 MRAM에 기록하는 기록 구동기 회로 및 방법을 제공한다.
도 1은 알려진 ST-MRAM의 부분적인 회로도.
도 2는 제 1 예시적인 실시예에 따른 ST-MRAM의 부분적인 회로도.
도 3은 제 2 예시적인 실시예에 따른 ST-MRAM 비트 셀 열들에 결합된 기록 구동기 회로의 개략도.
도 4는 제 2 예시적인 실시예에 따른 ST-MRAM에 기록하는 방법의 플로차트.
도 5는 제 3 예시적인 실시예에 따른 ST-MRAM 비트 셀 열들에 결합된 기록 구동기 회로의 개략도.
도 6은 제 3 예시적인 실시예에 따른 ST-MRAM에 기록하는 방법의 플로차트.
본 발명은 이후에 다음에 도시하는 도면들과 함께 기술될 것이고, 유사한 번호들이 유사한 요소들을 나타낸다.
다음의 상세한 설명은 사실상 단순히 예시하는 것이고 본 요지의 실시예들 또는 이러한 실시예들의 적용 및 사용들을 그를 제한하는 것으로 의도되지 않는다. 여기에 예시로서 기술된 임의의 구현은 반드시 다른 구현들을 통해 선호되거나 이로운 것으로 해석되는 것은 아니다. 또한, 전술의 기술 분야, 배경, 간략한 요약, 또는 다음의 상세한 설명에서 제시된 임의의 표현된 또는 암시된 이론에 의해 구속되게 하는 것으로 의도되지 않는다.
스핀-토크 자기 저항 랜덤 액세스 메모리(ST-MRAM)에 기록하기 위한 기록 구동기는 선택된 열에 선택되지 않은(off) 워드선 선택 트랜지스터들의 임계치 이하의 누설을 최소화한다. 비트선 및/또는 소스선으로부터 유효 금속 저항이 감소되고 전원 잡음 면역성이 증가된다.
ST-MRAM의 제 1 예시적인 실시예에서, 열 선택 회로의 다수의 부분들은 비트선들 및/또는 소스선들의 반대 단부들에 결합된다. 기록 구동기의 다수의 부분들은 열 선택 회로의 다수의 부분들에 결합된다.
기록 구동기의 제 2 예시적인 실시예에서, NMOS-팔로워 트랜지스터는 선택된 비트선에 전압을 인가하고 동시에 두 개의 PMOS-팔로워 트랜지스터들은 선택된 소스선을 제 1 기준 전압, 예를 들면, 접지보다 높게 승압한다. 두 개의 PMOS-팔로워 트랜지스터들의 게이트 전압이 음이고, 상기 게이트들은 기록 구동기의 양의 공급 전압에 용량적으로 결합된다. NMOS-팔로워 트랜지스터의 게이트는 양의 공급 전압보다 클 수 있고, 상기 게이트는 제 1 기준 전압에 용량적으로 결합된다. 전역 바이어스 신호들은 PMOS 및 NMOS 팔로워 트랜지스터들의 게이트들에 전압을 제공한다. 바이어스 차단 트랜지스터들은 기록 동작 동안 그들 각각의 전역 바이어스 신호들로부터 PMOS-팔로워 및 NMOS-팔로워 트랜지스터 게이트들을 차단시킨다.
제 3 예시적인 실시예에서, 두 개의 NMOS-팔로워 트랜지스터들은 선택된 소스선에 전압을 인가하고 반면에 PMOS-팔로워 트랜지스터는 선택된 비트선을 제 1 기준 전압, 예를 들면, 접지보다 높게 승압시킨다. PMOS-팔로워 트랜지스터의 게이트 전압은 음일 수 있고, 상기 게이트는 양의 전압 기준에 용량적으로 결합된다. NMOS-팔로워 트랜지스터들의 게이트들은 기록 구동기의 양의 공급 전압보다 클 수 있고, 상기 게이트는 제 1 기준 전압에 용량적으로 결합된다. 바이어스 차단 트랜지스터들은 기록 동작 동안 그들 각각의 전역 바이어스 신호들로부터 PMOS-팔로워 및 NMOS-팔로워 트랜지스터 게이트들을 차단시킨다. 예시의 간략화 및 명확화를 위해, 도시하는 도면들은 다수의 실시예들의 구성의 일반적인 구조 및/또는 방식을 도시한다. 잘 알려진 특징들 및 기술들의 설명들 및 상세들은 다른 특징들을 불필요하게 불명료하는 것을 피하기 위해 생략될 수 있다. 도시하는 도면들에서 요소들은 반드시 비례적으로 도시된 것은 아니다: 몇몇 특징들의 크기들은 예시 실시예들의 개선된 이해를 돕기 위해 다른 요소들에 대하여 과장될 수 있다.
"제 1", "제 2", "제 3" 등과 같은 열거의 용어들은 유사한 요소들 사이를 구별하기 위해 사용되고 반드시 특정한 공간적인 또는 연대적인 순서를 기술하기 위한 것이 아닐 수 있다. 이렇게 사용된 이들 용어들은 적절한 환경들 하에서 교환가능하다. 여기에 기술된 본 발명의 실시예들은, 예를 들면, 이들 도시된 것들과 다르거나 여기에 다르게 기술된 순서들로 사용할 수 있다.
용어 "포함하다", "구비하다", "갖는다" 및 그의 임의의 변형들은 배타적이지 않은 포함을 의미하는 것과 같은 뜻으로 사용된다. 용어 "예시적인"은 "이상적인"이라기보다는 "예시"의 의미로 사용된다.
간결성을 위해서, 예를 들면, 표준 자기 랜덤 액세스 메모리(MRAM) 프로세스 기술들, 자기 작용의 기본 원리들, 및 메모리 디바이스들의 기본 동작 원리들을 포함하는, 본 기술의 숙련자들에 의해 알려진 종래의 기술들, 구조들, 및 원리들은 여기에 기술되지 않을 수 있다.
이러한 기술의 과정 동안, 유사한 숫자들은 다수의 예시적인 실시예들을 도시하는 상이한 도면들에 따라 유사한 요소들을 식별하기 위해 사용된다.
자기 저항 랜덤 액세스 메모리(MRAM) 어레이는 복수의 자기 저항 비트들 근처에 위치된 기록 구동기들 및 감지-증폭기들을 포함한다. 설정되거나 재설정된, 두 개의 상이하고 반대인 극성들 중 어느 하나의 전류가 자기 저장 소자, 예를 들면 자기 터널 접합(MTJ)을 통해 인가될 때, 기록, 또는 프로그램, 동작이 시작된다. 이러한 기록 메커니즘은 스핀-전송 토크(STT) 또는 스핀 토크(ST) MRAM에서 채용된다. 스핀-토크 효과는 본 기술의 숙련자들에게 알려져 있다. 간략하게, 전자들이 자기/비자기/자기 삼층 구조에서 제 1 자기 계층을 통과한 후, 전류가 스핀-분극되고, 여기서 제 1 자기 계층은 실질적으로 제 2 자기 계층보다 더 자기적으로 안정하다. 제 2 계층에 비해 제 1 계층의 더 높은 자기 안정성은, 두께 또는 자화에 의한 더 큰 자기 모멘트, 인접한 반강자성 계층에 대한 결합, 합성 반강자성(SAF) 구조에서와 같은 다른 강자성 계층에 대한 결합, 또는 높은 자기 이방성을 포함하는 여러 팩터들 중 하나 이상에 의해 결정될 수 있다. 비자기 스페이서에 걸쳐, 및 이후 스핀 각운동량의 보존을 통해 스핀-분극된 전자들은 그의 자기 모멘트의 섭동 및 전류가 고유한 방향으로 있는 경우 상이한 안정 자기 상태로의 스위칭을 야기하는 제 2 자기 계층상에 스핀 토크를 가한다. 제 1 계층으로부터 제 2 계층으로 움직이는 스핀 분극된 전자들의 알짜 전류가 제 1 임계 전류값을 초과할 때, 제 2 계층은 그의 자화 방향을 제 1 계층의 자화 방향에 평행하게 스위칭할 것이다. 반대 극성의 바이어스가 인가될 경우, 제 2 계층으로부터 제 1 계층으로의 전자들의 알짜 흐름은, 전류의 크기가 제 2 임계 전류 값보다 크다고 가정하면, 제 2 계층의 자화 방향을 제 1 계층의 자화 방향에 역평행하게 스위칭할 것이다. 이러한 역방향으로의 스위칭은 스페이서와 제 1 자기 계층 사이의 경계면으로부터 반사하고 제 2 자기 계층과 상호작용에 대해 비자기 스페이서를 따라 다시 이동하는 전자들의 일부를 포함한다.
도 1은 ST-MRAM 어레이(116)의 부분적인 개략도이다. ST-MRAM 비트 셀 어레이(102)는, 열 선택 회로(110)에 모두 직렬인, 기록 구동기(106) 및 감지 증폭기(108)에 의해 데이터 저장 래치(104)로 결합된다. 기록 구동기(106)는 데이터 저장 래치(104)로부터 어레이(102)에 데이터를 기록하도록 동작하고, 감지 증폭기(108)는 데이터 저장 래치(104)에 저장을 위해 어레이(102)로부터 데이터를 판독함으로써 동작한다. 데이터 저장 래치(104)는 다수의 비트들을 포함하고 메모리 어레이에서 데이터 경로의 일부분이다. 간략성 및 명확성을 위해, 비트 셀 어레이(102)와 도 1의 나머지 회로들 사이에 결합될 수 있는 워드선 구동기와 행 및 열 어드레스 디코드 회로와 같은 메모리내 다른 알려진 회로 블록들은 도 1에 도시되지 않는다.
ST-MRAM 어레이(116)는 각각이 복수의 자기 비트 셀들(126)을 포함하는 복수의 코어 스트립들(122, 124)을 포함한다. 각각의 자기 비트 셀(126)은 자기 터널 접합 디바이스(128) 및 워드선 선택 트랜지스터(130)를 포함한다. 각각의 코어 스트립(122, 124)내 각각의 자기 비트(126)는 비트선(132)과 워드선 선택 트랜지스터(130)의 제 1 전극 사이에 결합되고, 반면에 각각의 워드선 선택 트랜지스터(130)의 제 2 전극은 소스선(134)에 결합된다. 각각의 워드선 선택 트랜지스터(130)의 제어 전극은 전압 워드선(136)에 결합된다(전압 워드선들(136) 중 하나는 각각의 코어 스트립(122, 124) 내 워드선 선택 트랜지스터들(도시되지 않음)의 단일 행에 결합된다). 래치(104)로부터의 비트는 감지 증폭기(108) 및 기록 구동기(106)에 결합된다. 다른 실시예에서, 코어 스트립(122)에 결합된 래치(104)로부터의 비트를 포함하는 래치(104)의 일 부분은 코어 스트립(122) 내부에 위치될 수 있다. 또 다른 실시예에서, 코어 스트립(122)내 감지 증폭기(108)는 기록 구동기(106)에 결합된 비트와 상이한 래치(104)의 비트에 결합될 수 있다.
도 2은 제 1 예시적인 실시예에 따른 ST-MRAM 어레이(216)의 부분적인 회로도이다. 도 1의 예시적인 실시예의 구성 요소들과 유사한 도 2에 도시된 이러한 예시적인 실시예의 모든 구성 요소들은 유사한 번호들로 표시된다는 것이 주의되어야 한다. 제 1 기록 구동기 부분(206)은 제 1 열 선택 회로부(210)를 통해 비트 셀 어레이(102)의 하나의 단부에 결합된다. 제 2 기록 구동기 부분(212)은 제 2 열 선택 회로부(214)를 통해 반대쪽 단부에서 비트 셀 어레이(102)에 결합된다. 제 2 기록 구동기 부분(212)은 또한 데이터 저장 래치(104)에 결합된다.
도 3을 참조하면, 제 2 예시적인 실시예에 따른 기록 구동기(206, 212)는 제 1 PMOS-팔로워 회로(302), 제 2 PMOS-팔로워 회로(304), 및 NMOS-팔로워(306)를 포함하고, 이들 모두는 비트 셀들(126)의 열들(308, 310)에 결합된다. 열들(308, 310)의 선택은 소스선 선택 트랜지스터들(332, 338, 312, 326) 및 비트선 선택 트랜지스터들(352, 358)에 의해 행해진다. 소스선 선택 트랜지스터들(332, 338)은 도 2에서 제 1 열 선택 회로부(210)에 위치된다. 소스선 선택 트랜지스터들(312, 326), 및 비트선 선택 트랜지스터들(352, 358)은 도 2에서 제 2 열 선택 회로부(214)에 위치된다. 제 2 PMOS-팔로워 회로(304)는 도 2에서 제 1 기록 구동기 부분(206)에 위치되고, 제 1 PMOS-팔로워 회로(302) 및 NMOS-팔로워 회로(306)는 도 2에서 제 2 기록 구동기 부분(212)에 위치된다.
PMOS-팔로워 회로(302)는 소스선 선택 트랜지스터들(312, 326)에 결합된 제 1 전류 전달 전극, 및 PMOS-팔로워 트랜지스터(316)의 제 1 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(314)를 포함한다. 스위치 트랜지스터(314)는 인에이블 신호를 수신하기 위해 결합된 제어 전극을 갖는다. PMOS-팔로워 트랜지스터(316)는 전압 공급부(318), 예를 들면 접지에 결합된 제 2 전류 전달 전극, 및 노드(320)에 결합된 제어 전극을 갖는다. 캐퍼시터(322)는 노드(320)와 전압 공급부(324) 사이에 결합된다. 전압 공급부(318)는 접지 공급부일 수 있다. 전압 공급부(324)는 양의 전압 공급부일 수 있다.
유사하게는, PMOS-팔로워 회로(304)는 소스선 선택 트랜지스터들(332, 338)에 결합된 제 1 전류 전달 전극, 인에이블 신호를 수신하기 위해 결합된 제어 전극, 및 PMOS-팔로워 트랜지스터(336)의 제 1 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(334)를 포함한다. PMOS-팔로워 트랜지스터(336)는 전압 공급부(318)에 결합된 제 2 전류 전달 전극, 및 노드(320)에 결합된 제어 전극을 갖는다. 캐퍼시터(342)는 노드(320)와 전압 공급부(324) 사이에 결합된다. 바이어스 차단 트랜지스터(346)는 노드(320)에 결합된 제 1 전류 전달 전극, 노드(368)상에 제 1 전역 바이어스 전압을 수신하기 위해 결합된 제 2 전류 전달 전극, 및 높을 때 노드(368)를 노드(320)에 연결하고 낮을 때 노드(320)를 노드(368)로부터 차단시키는 차단 인에이블 신호를 수신하기 위한 제어 전극을 갖는다.
NMOS-팔로워 회로(306)는 비트선 선택 트랜지스터들(352, 358)에 결합된 제 1 전류 전달 전극, 인에이블 바 (활성의 낮은) 신호를 수신하도록 결합된 제어 전극, 및 NMOS-팔로워 트랜지스터(356)의 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(354)를 포함한다. NMOS-팔로워 트랜지스터(356)는 전압 공급부(324)에 결합된 제 2 전류 전달 전극, 및 노드(360)에 결합된 제어 전극을 갖는다. 캐퍼시터(362)는 노드(360)와 전압 기준부(318) 사이에 결합된다. 바이어스 차단 트랜지스터(366)는 노드(360)에 결합된 제 1 전류 전달 전극, 노드(370)상의 제 2 전역 바이어스 전압에 결합된 제 2 전류 전달 전극, 및 낮을 때 노드(370)를 노드(360)에 연결하고, 높을 때 노드(370)로부터 노드(360)을 차단시키는 바이어스 차단 바 (활성의 낮은) 신호를 수신하기 위해 결합된 제어 전극을 갖는다.
동작시, ST-MRAM 비트 셀 열들에 결합된 기록 구동기(206, 212)의 제 2 예시적인 실시예가 활성일(기록될) 때, 비트 셀 열들(308, 310) 중 하나가 선택된다. 예를 들면, 비트 셀 열(308)이 비트선 선택 트랜지스터(352) 및 소스선 선택 트랜지스터들(312, 332)의 제어 전극들에 고전압을 인가함으로써 선택된다. 또한, 비트 셀 열들(308, 310)에서 비트 셀들의 단 하나의 행이 워드선 선택 트랜지스터(136)의 제어 전극에 고전압을 인가함으로써 선택된다. NMOS-팔로워 트랜지스터(356)는 비트선 선택 트랜지스터(352) 및 인에이블된 스위치 트랜지스터(354)를 통해 비트선(132)에 고전압을 인가한다. PMOS-팔로워 트랜지스터(316)는 소스선 선택 트랜지스터(312) 및 인에이블된 스위치 트랜지스터(314)를 통해 소스선(134)을 전압 기준(318)보다 크게 제어한다. 유사하게, PMOS-팔로워 트랜지스터(336)는 소스선 선택 트랜지스터(332) 및 인에이블된 스위치 트랜지스터(334)를 통해 소스선(134)을 전압 기준(318)보다 높게 제어한다. 두 개의 PMOS-팔로워 트랜지스터들의 게이트 전압은 음일 수 있고, 상기 게이트들은 전압 기준부에, 예를 들면, 양의 공급 전압부(324)에 용량적으로 결합된다. NMOS-팔로워 트랜지스터의 게이트는 양의 공급 전압부(324)보다 클 수 있고, 상기 게이트는 공급 전압부(318)에 용량적으로 결합된다. 바이어스 차단 트랜지스터들은 기록 동작 동안 전역 바이어스 노드(370)로부터 NMOS-팔로워 트랜지스터 게이트 노드(360)를 차단시키고 전역 바이어스 노드(368)로부터 PMOS-팔로워 트랜지스터 게이트 노드(320)를 차단시킨다. 용량적으로 결합한 게이트 노드들(320, 360)의 대안적인 실시예들이 기록 동작 동안 가능하다. 예를 들면, 일 실시예에서, 노드(360)는 노드(320)에 용량적으로 결합될 수 있다. 노드(320)는 또한 전압 공급부(318)에 결합될 수 있다. 또 다른 실시예에서, 노드(360) 및 노드(320)는 서로에 용량적으로 결합될 수 있고 동시에 노드(320)는 전압 공급부(324)에 결합된다. 또한, 도 3에 도시되지 않은 추가의 로컬 팔로워 회로들은 노드들(368, 370) 각각으로부터 전역 바이어스 전압들을 사용하여 노드들(320, 360)에 대한 바이어스 전압들을 생성할 수 있다.
ST-MRAM 비트 셀 열들에 결합된 기록 구동기(206, 212)의 제 2 예시적인 실시예가 비활성일 때, 스위치 트랜지스터(354)는 나머지 회로로부터 NMOS-팔로워 트랜지스터(356)를 차단시키도록 디스에이블된다. 유사하게, 스위치 트랜지스터들(314, 334)은 PMOS-팔로워 트랜지스터들(316, 336)을 각각 차단시키도록 디스에이블된다. 바이어스 차단 스위치들(366, 346)은 인에이블되어 노드(360)를 전역 바이어스 노드(370)로, 및 노드(320)를 전역 바이어스 노드(368)로 각각 접속시킨다.
도 4를 참조하면, 제 2 예시적인 실시예의 방법은 전역 바이어스 신호들로부터 기록 구동기 바이어스 신호들을 차단시키는 단계(402), NMOS-팔로워 회로(306)를 사용하여 비트선(132)의 제 1 단부에 제 1 전압을 인가하는 단계(404), 및 PMOS-팔로워 회로들(302, 304)을 사용하여 소스선(134)의 제 1 및 제 2 단부들 모두에 제 2 전압을 인가하는 단계(406)를 포함한다. 자기 터널 접합 디바이스(128)를 통해 재설정 기록 전류를 인가하기 위해 상기 방법(400)이 사용된다. 대안적인 실시예는 두 개의 NMOS-팔로워 회로들을 사용하여 비트선(132)의 제 1 및 제 2 단부들에 제 1 전압을 인가할 수 있다. 다른 대안적인 실시예는 양의 공급 전압부(324)에 대해 두 개의 인에이블된 PMOS 트랜지스터들을 사용하여 비트선(132)의 제 1 및 제 2 단부들에 제 1 전압을 인가할 수 있다.
도 5를 참조하면, 제 3 예시적인 실시예에 따른 기록 구동기(206, 212)는, 모두 비트 셀들(126)의 열들(308, 310)에 결합된, 제 1 NMOS-팔로워 회로(502), 제 2 NMOS-팔로워 회로(504), 및 PMOS-팔로워(506)를 포함한다. 열들(308, 310)의 선택은 소스선 선택 트랜지스터들(532, 534, 512, 514), 및 비트선 선택 트랜지스터들(552, 554)에 의해 행해진다. 소스선 선택 트랜지스터들(532, 534), 및 비트선 선택 트랜지스터들(552, 554)은 도 2의 제 1 열 선택 회로부(210)에 위치된다. 소스선 선택 트랜지스터들(512, 514)은 도 2에서 제 2 열 선택 회로부(214)에 위치된다. 제 2 NMOS-팔로워 회로(504) 및 PMOS-팔로워 회로(506)는 도 2에서 제 1 기록 구동기부(206)에 위치되고, 반면에 제 1 NMOS-팔로워 회로(502)는 도 2에서 제 2 기록 구동기부(212)에 위치된다.
PMOS-팔로워 회로(506)는 비트선 선택 트랜지스터들(552, 554)에 결합된 제 1 전류 전달 전극, 및 PMOS-팔로워 트랜지스터(556)의 제 1 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(558)를 포함한다. 스위치 트랜지스터(558)는 인에이블 신호를 수신하기 위해 결합된 제어 전극을 갖는다. PMOS-팔로워 트랜지스터(556)는 전압 공급부(318), 예를 들면, 접지에 결합된 제 2 전류 전달 전극, 및 노드(560)에 결합된 제어 전극을 갖는다. 캐퍼시터(562)는 노드(560)와 전압 공급부(324) 사이에 결합된다. 바이어스 차단 트랜지스터(566)는 노드(560)에 결합된 제 1 전류 전달 전극, 노드(568)상의 제 1 전역 바이어스 전압에 결합된 제 2 전류 전달 전극, 및 높을 때 노드(568)를 노드(560)에 연결하고 낮을 때 노드(568)를 노드(560)로부터 차단시키는 바이어스 차단 신호를 수신하도록 결합된 제어 전극을 갖는다.
NMOS-팔로워 회로(504)는 소스선 선택 트랜지스터들(532, 534)에 결합된 제 1 전류 전달 전극, 인에이블 바 (활성의 낮은) 신호를 수신하기 위해 결합된 제어 전극, 및 NMOS-팔로워 트랜지스터(536)의 제 1 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(538)를 포함한다. NMOS-팔로워 트랜지스터(536)는 전압 공급부(324)에 결합된 제 2 전류 전달 전극, 및 노드(520)에 결합된 제어 전극을 갖는다. 캐퍼시터(542)는 노드(520)와 전압 공급부(318) 사이에 결합된다. 바이어스 차단 트랜지스터(521)는 노드(520)에 결합된 제 1 전류 전달 전극, 노드(570)상의 제 2 전역 바이어스 전압을 수신하도록 결합된 제 2 전류 전달 전극, 및 낮을 때 노드(570)를 노드(520)에 연결하고 높을 때 노드(570)를 노드(520)로부터 차단시키는 차단 인에이블 바 (활성의 낮은) 신호를 수신하기 위한 제어 전극을 갖는다.
유사하게, NMOS-팔로워 회로(502)는 소스선 선택 트랜지스터들(512, 514)에 결합된 제 1 전류 전달 전극, 인에이블 바 (활성의 낮은) 신호를 수신하도록 결합된 제어 전극, 및 NMOS-팔로워 트랜지스터(516)의 전류 전달 전극에 결합된 제 2 전류 전달 전극을 갖는 스위치 트랜지스터(518)를 포함한다. NMOS-팔로워 트랜지스터(516)는 전압 공급부(324)에 결합된 제 2 전류 전달 전극, 및 노드(520)에 결합된 제어 전극을 갖는다. 캐퍼시터(522)는 노드(520)와 전압 기준부(318) 사이에 결합된다.
동작시, ST-MRAM 비트 셀 열들에 결합된 기록 구동기(206, 212)의 제 3 예시적인 실시예가 활성일 (기록될) 때, 비트 셀 열들(308, 310) 중 하나가 선택된다. 예를 들면, 비트 셀 열(308)은 비트선 선택 트랜지스터(552) 및 소스선 선택 트랜지스터들(512, 532)의 제어 전극들에 고전압을 인가함으로써 선택된다. 또한, 비트 셀 열들(308, 310)에서 비트 셀들의 단 하나의 행은 워드선 선택 트랜지스터(136)의 제어 전극에 고전압을 인가함으로써 선택된다. NMOS-팔로워 트랜지스터(516)는 소스선 선택 트랜지스터(512) 및 인에이블된 스위치 트랜지스터(518)를 통해 소스선(134)에 고전압을 인가한다. 유사하게, NMOS-팔로워 트랜지스터(536)는 소스선 선택 트랜지스터(532) 및 인에이블된 스위치 트랜지스터(538)를 통해 소스선(134)에 고전압을 인가한다. PMOS-팔로워 트랜지스터(556)는 비트선 선택 트랜지스터(552) 및 인에이블된 스위치 트랜지스터(558)를 통해 비트선(132)을 전압 기준부(318)보다 크도록 제어한다. PMOS-팔로워 트랜지스터의 게이트 전압은 음일 수 있고, 상기 게이트들은 양의 전압 기준, 예를 들면 양의 공급 전압부(324)에 용량적으로 결합되어 있다. 두 개의 NMOS-팔로워 트랜지스터들의 게이트는 양의 공급 전압부(324)보다 클 수 있고, 상기 게이트는 공급 전압부(318)에 용량적으로 결합된다. 바이어스 차단 트랜지스터(521)는 전역 바이어스(570)로부터 NMOS-팔로워 트랜지스터들의 게이트 노드(520)를 차단시킨다. 바이어스 차단 트랜지스터(566)는 기록 동작 동안 전역 바이어스 노드(568)로부터 PMOS-팔로워 트랜지스터 게이트 노드(560)를 차단시킨다. 용량적으로 결합하는 게이트 노느들(560, 520)의 대안적인 실시예들이 기록 동작 동안 가능하다. 예를 들면, 일 실시예에서 노드(560)는 노드(520)에 용량적으로 결합될 수 있다. 노드(520)는 또한 전압 공급부(318)에 결합될 수 있다. 또 다른 실시예에서, 노드(560) 및 노드(520)는 서로 용량적으로 결합될 수 있고 동시에 노드(520)는 전압 공급부(324)에 결합된다. 또한, 도 5에 도시되지 않은 추가의 로컬 팔로워 회로들은 각각 노드들(570, 568)로부터 전역 바이어스 전압들을 사용하여 노드들(520, 560)에 대한 바이어스 전압들을 생성할 수 있다.
ST-MRAM 비트 셀 열들에 결합된 기록 구동기(206, 212)의 제 3 예시적인 실시예가 비활성일 때, 스위치 트랜지스터들(518, 538)은 나머지 회로로부터 NMOS-팔로워 트랜지스터들(516, 536)을 각각 차단시키도록 디스에이블된다. 유사하게, 스위치 트랜지스터(558)는 PMOS-팔로워 트랜지스터(556)를 차단시키도록 디스에이블된다. 바이어스 차단 스위치들(566, 521)은 인에이블되어 노드(560)를 전역 바이어스 노드(568)로, 및 노드(520)를 전역 바이어스 노드(570)로 각각 접속시킨다.
제 3 예시적인 실시예에 따른 방법(도 6을 참조)은 전역 바이어스 신호들로부터 기록 구동기 바이어스 신호들을 차단시키는 단계(602), NMOS-팔로워 회로들(502, 504)을 사용하여 소스선(134)의 제 1 및 제 2 단부들에 제 3 전압을 각각 인가하는 단계(604), 및 PMOS-팔로워 회로(506)를 사용하여 비트선(132)의 일 단부에 제 4 전압을 인가하는 단계(606)를 포함한다. 자기 터널 접합 디바이스(128)을 통해 설정된 기록 전류를 인가하기 위해 방법(600)이 사용된다. 대안적인 실시예는 두 개의 PMOS-팔로워 회로들을 사용하여 비트선(132)의 제 1 및 제 2 단부들에 제 4 전압을 인가할 수 있다. 다른 대안적인 실시예는 양의 공급 전압부(324)에 대한 두 개의 인에이블된 PMOS 트랜지스터들을 사용하여 소스선(134)의 제 1 및 제 2 단부들에 제 3 전압을 인가할 수 있다.
도 4 및 도 6은 스핀-토크 MRAM에 기록하는 방법들의 예시적인 실시예들을 도시하는 플로차트들이다. 방법들(400, 600)과 함께 수행된 다수의 태스크들은 하드웨어, 펌웨어, 또는 그의 임의의 조합에 의해 수행될 수 있다. 예시적인 목적들을 위하여, 방법들(400, 600)의 기술은 도 3 및 도 5와 관련하여 상기에 언급된 요소들을 참조한다. 방법들(400, 600)은 임의의 수의 추가의 또는 대안적인 태스크들을 포함할 수 있고, 도 4 및 도 6에 도시된 태스크들은 예시적인 순서로 수행될 필요가 없고, 방법들(400, 600)은 여기에 상세히 기술되지 않는 추가의 기능을 갖는 더 광범위한 절차 또는 방법으로 통합될 수 있다. 더욱이, 도 4 및 도 6에 도시된 하나 이상의 태스크들은 의도된 전체 기능이 손상되지 않는 한 방법들(400, 600)의 실시예로부터 생략될 수 있다.
요약하면, 스핀-토크 자기 저항 랜덤 액세스 메모리(ST-MRAM)에 기록하기 위한 기록 구동기는 선택된 열에서 선택되지 않은(off) 워드선 선택 트랜지스터들의 임계치 이하의 누설을 최소화한다. 비트선 및/또는 소스선에서 유효 금속 저항은 두 개의 단부들로부터 라인을 구동시킴으로써 감소되고 전원 잡음 면역성은 NMOS-팔로워 및 PMOS-팔로워 회로들을 이용함으로써 증가된다. 여기에 기술된 예시적인 방법들은 전역 바이어스 신호들로부터 기록 구동기 바이어스 신호들을 차단시키는 단계; 제 1 NMOS-팔로워 회로 또는 제 1 PMOS-팔로워 회로 중 하나를 사용하여 비트선의 일 단부에 제 1 전압을 인가하는 단계; 및 제 1 NMOS-팔로워 회로를 사용할 때, 제 2 PMOS-팔로워 회로를 사용하여 소스선의 제 1 단부 및 제 3 PMOS-팔로워 회로를 사용하여 소스선의 제 2 단부에 제 2 전압을 인가하거나, 또는 제 1 PMOS-팔로워 회로를 사용할 때, 제 2 NMOS-팔로워 회로를 사용하여 소스선의 제 1 단부 및 제 3 NMOS-팔로워 회로를 사용하여 소스선의 제 2 단부에 제 2 전압을 인가하는 단계를 포함한다.
이익들, 다른 이점들, 및 문제들에 대한 해결책들은 특정 실시예들에 관하여 상기에 기술되었다. 그러나, 임의의 이익, 이점, 또는 해결책이 발견되거나 또는 더 명백해지게 할 수 있는 이익들, 이점들, 문제들에 대한 해결책들은 청구항들의 일부 또는 모두의 중요한, 요청된, 또는 필수적인 특징 또는 요소로서 해석되지 않아야 한다. 여기에 사용된 바와 같은, 용어 "포함한다", "포함하는", 또는 그의 임의의 다른 변형은 배타적이지 않은 포함을 포함시키는 것으로 의도되어, 요소들의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치는 이들 요소들을 포함할 뿐만 아니라 이러한 프로세스, 방법, 물품, 또는 장치에 대해 명확히 열거되거나 그에 고유하지 않은 다른 요소들을 포함할 수 있다.
적어도 하나의 예시적인 실시예가 전술한 상세한 설명에 제시되었지만, 다수의 변경들이 존재한다는 것이 이해되어야 한다. 예시적인 실시예 또는 예시적인 실시예들은 단지 예시들이고, 임의의 방식으로 본 발명의 범위, 적용 가능성, 또는 구성을 제한하는 것으로 의도되지 않는다는 것이 또한 이해되어야 한다. 오히려, 전술한 상세한 설명은 본 기술의 숙련자들에게 본 발명의 예시적인 실시예를 실행하기 위핸 편리한 로드 맵을 제공할 것이고, 다수의 변경들이 첨부된 청구항들에 진술된 본 발명의 범위를 벗어나지 않고 예시적인 실시예에 기술된 요소들의 기능 및 배열로 행해질 수 있다는 것이 이해될 것이다.
102 : 비트 셀 어레이 104 : 데이터 저장 래치
206 : 제 1 기록 구동기 부분 201 : 제 1 열 선택 회로부
212 : 제 2 기록 구동기 부분 214 : 제 2 열 선택 회로부
216 : ST-MRAM 어레이

Claims (22)

  1. 스핀-토크 MRAM에 기록하는 방법에 있어서,
    비트선에 제 1 전압을 인가하는 단계; 및
    소스선의 제 1 및 제 2 단부들 모두에 제 2 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  2. 제 1 항에 있어서,
    전역 바이어스 신호들로부터 기록 구동기 바이어스 신호들을 차단시키는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 전압이 상기 제 2 전압보다 크고,
    상기 제 1 전압을 인가하는 단계는 NMOS-팔로워 회로를 사용하여 상기 비트선의 하나의 단부에 상기 제 1 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 전압을 인가하는 단계는 상기 NMOS-팔로워 회로를 사용하여 상기 비트선의 제 2 단부에 상기 제 1 전압을 인가하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 전압이 상기 제 2 전압보다 크고,
    상기 제 2 전압을 인가하는 단계는 PMOS 팔로워 회로들을 사용하여 소스선의 제 1 및 제 2 단부들 모두에 상기 제 2 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 전압이 상기 제 2 전압보다 작고,
    상기 제 1 전압을 인가하는 단계는 PMOS-팔로워 회로를 사용하여 상기 비트선의 제 1 단부에 상기 제 1 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 전압을 인가하는 단계는 상기 PMOS-팔로워 회로를 사용하여 상기 비트선의 제 2 단부에 상기 제 1 전압을 인가하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 전압이 상기 제 2 전압보다 작고,
    상기 제 2 전압을 인가하는 단계는 NMOS 팔로워 회로들을 사용하여 상기 소스선의 제 1 및 제 2 단부들 모두에 상기 제 2 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  9. 제 3 항에 있어서,
    상기 NMOS-팔로워 회로에 제 1 바이어스 신호를 인가하는 단계; 및
    상기 NMOS-팔로워 회로에 양의 공급 전압을 인가하는 단계로서, 상기 제 1 바이어스 신호는 상기 양의 공급 전압보다 높은, 상기 양의 공급 전압 인가 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 바이어스 신호를 접지 공급 전압에 용량적으로 결합하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  11. 제 9 항에 있어서,
    PMOS-팔로워 회로들을 사용하여 상기 소스선의 제 1 및 제 2 단부들에 상기 제 2 전압을 인가하는 단계;
    상기 PMOS-팔로워 회로들에 제 2 바이어스 신호를 인가하는 단계; 및
    상기 제 2 바이어스 신호 및 양의 공급 전압부 또는 접지 공급 전압부 중 하나 모두에 상기 제 1 바이어스 신호를 용량적으로 결합하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  12. 제 11 항에 있어서,
    상기 제 2 바이어스 신호는 음이고 상기 접지 공급 전압보다 작은, 스핀-토크 MRAM에 기록하는 방법.
  13. 제 11 항에 있어서,
    상기 양의 공급 전압 또는 상기 접지 공급 중 하나에 상기 제 2 바이어스 신호를 용량적으로 결합하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  14. 스핀-토크 MRAM에 기록하는 방법에 있어서,
    PMOS-팔로워 회로를 사용하여 비트선 또는 소스선 중 하나에 제 1 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 전압이 인가된 상기 비트선 또는 상기 소스선의 다른 하나에 NMOS-팔로워 회로를 사용하여 제 2 전압을 인가하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  16. 제 14 항에 있어서,
    소스선의 제 1 및 제 2 단부들 모두에 상기 제 1 전압 또는 상기 제 2 전압 중 하나를 인가하는 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  17. 제 14 항에 있어서,
    상기 PMOS-팔로워 회로에 제 1 바이어스 신호를 제공하는 단계로서, 상기 제 1 바이어스 신호는 제 1 전역 바이어스 신호로부터 차단되고 제 1 기준 전압에 용량적으로 결합되는, 상기 제 1 바이어스 신호 제공 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  18. 제 15 항에 있어서,
    상기 NMOS-팔로워 회로에 제 2 바이어스 신호를 제공하는 단계로서, 상기 제 2 바이어스 신호는 제 2 전역 바이어스 신호로부터 차단되고 제 2 기준 전압에 용량적으로 결합되는, 상기 제 2 바이어스 신호 제공 단계를 추가로 포함하는, 스핀-토크 MRAM에 기록하는 방법.
  19. 스핀-토크 MRAM에 결합된 기록 구동기에 있어서,
    소스선과 비트선 사이에 각각 선택적으로 결합된 자기 비트 셀들의 열;
    상기 소스선의 제 1 단부에 결합된 제 1 MOS-팔로워 트랜지스터;
    상기 소스선의 제 2 단부에 결합된 제 2 MOS-팔로워 트랜지스터;
    상기 비트선의 단부에 결합된 제 3 MOS-팔로워 트랜지스터; 및
    복수의 격리 트랜지스터들로서, 각각이 상기 제 1, 제 2, 및 제 3 MOS-팔로워 트랜지스터들의 제어 전극들에 복수의 전압들 중 하나를 제공하도록 구성된, 상기 복수의 격리 트랜지스터들을 포함하는, 기록 구동기.
  20. 제 19 항에 있어서,
    상기 제 1 MOS-팔로워 트랜지스터의 제어 전극과 제 1 기준 전압 사이에 결합된 제 1 캐퍼시터;
    상기 제 2 MOS-팔로워 트랜지스터의 제어 전극과 상기 제 1 기준 전압 사이에 결합된 제 2 캐퍼시터; 및
    상기 제 3 MOS-팔로워 트랜지스터의 제어 전극과 제 2 기준 전압 사이에 결합된 제 3 캐퍼시터를 추가로 포함하는, 기록 구동기.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 MOS-팔로워 트랜지스터들 각각은 PMOS-팔로워 트랜지스터를 포함하고, 상기 제 3 MOS-팔로워 트랜지스터는 NMOS-팔로워 트랜지스터를 포함하는, 기록 구동기.
  22. 제 19 항에 있어서,
    상기 제 1 및 제 2 MOS-팔로워 트랜지스터들 각각은 NMOS-팔로워 트랜지스터를 포함하고, 상기 제 3 MOS-팔로워 트랜지스터는 PMOS-팔로워 트랜지스터를 포함하는, 기록 구동기.
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