KR20120087717A - 자기 저항 메모리 장치 - Google Patents

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Abstract

본 발명은 자기 저항 메모리 장치에 관한 것으로, 복수의 워드라인들 및 복수의 비트라인들이 교차하는 영역에 형성되는 복수의 단위 셀을 가지는 자기 저항 셀 어레이; 및 입력되는 외부 데이터들에 응답하여 선택된 워드라인의 전압 크기를 조절하여 상기 자기 저항 셀 어레이로 제공하는 워드라인 제어부를 포함한다.

Description

자기 저항 메모리 장치{Magnetoresistive Random Access Memory Device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 보다 구체적으로 자기 저항 메모리 장치에 관한 것이다.
최근에는 차세대 기억소자의 하나로 강자성체 물질을 이용한 자기 저항 메모리(Magnetoresistive Random Access Memory) 장치를 개발하고 있다.
자기 저항 메모리 장치는 전기도체의 저항이 주변 자기장에 따라 변화하는 자기 저항 효과(magneto resistance effect)를 이용해 정보를 저장하는 방식을 채택할 수 있다.
이러한, 자기 저항 메모리 장치는 거대 자기 저항(Giant Magneto Resistance: GMR) 소자, 자기 터널 접합체(Magnetic Tunnel Junction: MTJ) 소자 등을 포함하는 여러 가지 셀로 구성된다.
특히, 자기 터널 접합체 소자는 외부에서 전기 신호를 인가해 주었을 때 전자가 두 층의 강자성 박막 사이에 끼워져 있는 매우 얇은 절연층을 통해 터널링(tunneling)을 일으킬 수 있는 샌드위치 형태의 다층박막으로 이루어질 수 있다.
이때, 두 층의 강자성 박막에서 어느 하나는 자유 강자성층(free magnetic layer)이라 불리며, 다른 하나는 고정 강자성층(Pinned magnetic layer)이라고 한다.
자유 강자성층 및 고정 강자성층 내의 자화 방향들이 서로 평행하도록 배열된 경우에, 자기 터널 접합을 통하여 흐르는 터널링 전류는 최대값을 보인다. 즉, 터널링 저항이 가장 낮아지므로 해당 단위 셀은 '0' 데이터를 저장하게 된다.
반면에, 상기 자유 강자성층 및 고정 강자성층 내의 자화 방향들이 반 평행하게 배열되는 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최소값을 보인다. 즉, 터널링 저항이 가장 높아지므로, 해당 단위 셀은 '1' 데이터를 저장하게 된다.
이처럼, 종래의 자기 저항 메모리 장치는 자기 터널 접합체 소자의 자화 방향에 따라 데이터를 저장한다.
그러나, 자기 저항 메모리 장치의 특성 상 자화 방향들이 평행 방향 상태에서 반평행 방향으로 변화되는 경우, 반평행 방향 상태에서 평행 방향 상태로 변화되는 경우보다 더 많은 량의 전류(Current)가 소모되는 단점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 소자의 전력 소모를 줄이기 위한 자기 저항 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 자기 저항 메모리 장치는, 복수의 워드라인들 및 복수의 비트라인들이 교차하는 영역에 형성되는 복수의 단위 셀을 가지는 자기 저항 셀 어레이; 및 입력되는 외부 데이터들에 응답하여 선택된 워드라인의 전압 크기를 조절하여 상기 자기 저항 셀 어레이로 제공하는 워드라인 제어부를 포함한다.
본 발명의 다른 실시 예에 따른 자기 저항 메모리 장치는, 자기 저항 접합체 소자를 포함하는 자기 저항 메모리 장치로서, 라이팅(Writing)하고자 하는 자화 방향에 따라 서로 다른 크기를 가지는 제1 내부 전압 및 제2 내부 전압을 선택적으로 결정하여 선택된 워드 라인으로 제공하는 워드라인 제어부를 포함한다.
본 발명에 따른 자기 저항 메모리 장치는, 반평행 방향으로 라이트 동작할 경우, 평행 방향으로의 라이트 전압인 제1 내부 전압보다 더 높은 제2 내부 전압으로 워드 라인을 활성화시킬 수 있다.
이는, 반평행 방향으로 라이트 동작을 할 경우가 자기 터널 접합체 소자에 의해 반평해 방향으로 라이트 동작을 할 때보다 더 많은 양의 전류가 소모되기 때문에 양방향 라이트 동작의 전력 차이를 보상하기 위한 것이다.
따라서, 본 발명의 자기 저항 메모리 장치는 양방향 라이트 동작의 전력 차이를 보상함으로써, 전력 소모를 최소화하여 저전력 메모리를 구현할 수 있다.
도1은 본 발명의 일실시 예에 따른 자기 저항 메모리 장치를 나타내는 구성도,
도2는 본 발명의 일실시예에 따른 자기 저항 메모리 장치를 나타내는 상세 회로도,
도3은 본 발명의 일실시예에 따른 워드 라인 제어부를 나타내는 상세 회로도 및
도4는 본 발명의 일실시예에 따른 자기 저항 메모리 장치의 타이밍도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도1은 본 발명의 일실시 예에 따른 자기 저항 메모리 장치를 나타내는 구성도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 자기 저항 메모리 장치(100)는 자기 저항 셀 어레이(110), 워드 라인 제어부(120), 제1 센스앰프/라이트 구동부(130) 및 제2 센스앰프/라이트 구동부(140)를 포함한다.
자기 저항 셀 어레이(110)는 복수 개의 워드라인(WL0~WLm), 복수 개의 워드라인(WL0~WLm)과 교차되어 배열되는 복수 개의 비트 라인(BL0~BLn) 및 상기 복수 개의 비트 라인(BL0~BLn)과 평행한 방향으로 연장되어 배열되는 복수 개의 소스 라인(SL0~SLn)를 포함한다. 이때, 복수 개의 소스 라인(SL0~SLn)은 복수 개의 비트 라인(BL0~BLn)과 교대로 배열될 수 있다.
여기서, 본 발명에 따른 복수 개의 소스 라인(SL0~SLn)은 일반적으로, 자기 저항 메모리 장치를 포함하는 반도체 장치에서 사용되는 비트 라인바 신호일 수도 있다.
복수 개의 비트 라인(BL0~BLn) 및 복수 개의 워드라인(WL<0>~WL<m>)이 교차하는 영역에는 제1 단위 셀(111)을 포함하는 복수 개의 단위 셀이 형성될 수 있다.
복수 개의 단위 셀 각각은 모두 동일한 구조로 형성되므로, 본 발명에서는 복수 개의 단위 셀 중 제1 단위 셀(111)를 설명하기로 한다.
제1 단위 셀(111)은 도1 및 도2에 도시된 바와 같이, 제1 워드 라인(WL0)의 레벨에 응답하여 스위칭 동작을 하는 스위칭 소자(T)와, 스위칭 소자(T)의 일단과 제1 비트 라인(BLn) 사이에 연결되는 하나의 자기 터널 접합체 소자(MTJ)를 포함한다.
스위칭 소자(T)는 제1 워드 라인(WL0)의 레벨에 응답에 의해 스위칭되며, 일 예로, 도1 및 도2와 같이, NMOS 트랜지스터로 구성될 수 있다.
이때, 스위칭 소자(T)의 게이트는 제21 노드(N21)에서 제1 워드 라인(WL0)과 연결될 수 있고, 스위칭 소자(T)의 드레인은 제1 소스 라인(SLn)과 연결될 수 있으며, 스위칭 소자(T)의 소스는 자기 터널 접합체 소자(MTJ)의 일단과 전기적으로 연결될 수 있다.
자기 터널 접합체 소자(MTJ)는 자유 강자성층(Free magnetic layer, 도시되지 않음), 터널 접합층(tunnel junction layer, 도시되지 않음), 및 고정 강자성층(Fixed magnetic layer, 도시되지 않음)이 적층되어 이루어진다. 자유 강자성층과 고정 가장성층은 대개 NiFeCo/CoFe와 같은 물질로 이루어지며, 터널 접합층은 Al2O3와 같은 물질로 이루어질 수 있다.
상기 자유 강자성층과 고정 강자성층의 자화 방향이 같은 경우, 센싱 전류가 커진다. 반면에, 자유 강자성층과 고정 강자성층의 자화 방향이 다른 경우, 센싱 전류가 작아지게 된다. 자유 강자성층은 외부 자장에 의해 자화 방향이 바뀌며, 자유 강자성층의 자화 방향에 따라 제1 단위 셀(111)은 정방향(평행방향) 시 저장되는 '0' 데이터 또는 역방향(반평행 방향) 시 저장되는 '1' 데이터를 저장할 수 있다.
특히, 라이트 동작 시, 고정 강자성층은 자기 분극 상태가 발생하지 않고 자유 강자성층만 자기 분극 상태가 변화되는 자기장만 발생하게 되어 '0' 데이터 또는 '1' 데이터가 선택적으로 저장된다.
워드라인 제어부(120)는 입력되는 데이터들(Data, Datab)에 응답하여 해당 워드 라인의 전압 크기를 조절할 수 있다.
보다 구체적으로, 워드 라인 제어부(120)는 '1' 데이터를 라이팅하기 위한 입력 신호로, 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되면 제2 내부 전압(VPP1)을 워드라인(WL)으로 제공할 수 있다.
반면에, 워드라인 제어부(120)는 '0' 데이터를 라이팅하기 위한 입력 신호로 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되면, 제1 내부 전압(VPP0)를 워드라인(WL)으로 제공할 수 있다.
여기서, 본 발명에 따른 제1 내부 전압(VPP0)은 제2 내부 전압(VPP1)보다 낮은 것이 바람직하다.
이처럼, 본 발명에 따른 워드 라인 제어부(120)는 입력되는 데이터(Data, Datab)에 따라 해당 워드 라인(WL)의 전압을 조절함으로써, 라이트 동작 시 사용되는 전력 소모를 최소화하여 저전력 메모리를 구현할 수 있다.
한편, 본 발명에 따른 워드라인 제어부(120)은 추후에 도시될 도3에서 상세히 설명하기로 한다.
제1 센스 앰프/라이트 구동부(130)는 이븐 소스 라인들(SLn, SLn+2) 및 이븐 비트 라인들(BLn, BLn+2)과 전기적으로 연결될 수 있다.
제2 센스 앰프/라이트 구동부(140)는 도1과 같이, 오드 소스 라인(SLn+1) 및 오드 비트 라인(BLn+1)와 전기적으로 연결될 수 있다.
이러한, 제1 및 제2 센스 앰프/라이트 구동부(130, 140)는 입력되는 데이터들(Data, Datab)에 응답하여 '0' 데이터 또는 '1' 데이터를 판별하여 저장할 수 있도록 한다.
본 발명의 제1 및 제2 센스 앰프/라이트 구동부(130, 140)는 동일한 구성으로 형성되므로, 제1 센스앰프/라이트 구동부(130)를 설명하기로 한다.
제1 센스 앰프/라이트 구동부(130)는 도2에 도시된 바와 같이, 제1 내지 제4 트랜지스터(PM21, PM22, NM21, NM22)를 포함하여 구성될 수 있다.
이때, 제1 및 제2 트랜지스터(PM21, PM22)는 일 예로, PMOS 트랜지스터로 구성될 수 있고, 제3 및 제4 트랜지스터(NM21, NM22)는 일 예로, NMOS 트랜지스터로 구성될 수 있다.
제1 트랜지스터(PM21)의 일단과 제2 트랜지스터(PM22)의 타단은 전기적으로 연결되며, 제1 트랜지스터(PM21)과 제2 트랜지스터(PM22) 사이에는 제26 노드(N26)를 통해 전원 전압단(VDD)이 연결될 수 있다.
그리고, 제1 트랜지스터(PM21)의 타단은 소스 라인(SLn)과 연결되며, 제1 트랜지스터(PM21)의 게이트는 제2 데이터(Datab)를 입력 신호로 입력받을 수 있다.
제2 트랜지스터(PM22)의 일단은 제23 노드(N23)를 통해 제3 트랜지스터(NM21)의 일단과 전기적으로 연결되고, 제2 트랜지스터(PM22)의 게이트는 제1 데이터(Data)를 입력 신호로 입력받을 수 있다.
제3 트랜지스터(NM21)의 타단과 제4 트랜지스터(NM22)의 일단은 전기적으로 연결되며, 제3 트랜지스터(NM21)와 제4 트랜지스터(NM22) 사이에는 제27 노드(N27)를 통해 접지 전압단(VSS)이 연결될 수 있다.
더하여, 제3 트랜지스터(NM21)의 일단은 비트 라인(BLn)과 연결됨과 동시에 제23 노드(N23)를 통해 제2 트랜지스터(PM22)의 일단과 전기적으로 연결될 수 있다. 제3 트랜지스터(NM21)의 게이트는 제1 데이터(Data)를 입력 신호로 입력받을 수 있다.
제4 트랜지스터(NM22)의 타단은 제22 노드(N22)를 통해 제1 트랜지스터(PM21)의 타단과 전기적으로 연결되고, 제4 트랜지스터(NM22)의 게이트는 제2 데이터(Datab)를 입력 신호로 입력받을 수 있다.
상기 구성에 의해, 라이트 동작 시, 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되면, 제3 센스 앰프/라이트 구동부(130)의 제1 및 제3 트랜지스터(PM21, NM21)는 턴온되고, 제2 및 제4 트랜지스터(PM22, NM22)는 턴온되지 않는다.
그에 따라, 제22 노드(N22)의 전위는 높아지고, 제23 노드(N23)의 전위는 낮아지게 되므로, 역방향으로 '1' 데이터가 저장되게 된다. 이때, 워드 라인은 워드 라인 제어부(120)에 의해 제2 내부 전압(VPP1)으로 활성화되는 것이 바람직하다.
반면에, 라이트 동작 시, 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되면, 제3 센스 앰프/라이트 구동부(130)의 제1 및 제3 트랜지스터(PM21, NM21)는 턴오프되고, 제2 및 제4 트랜지스터(PM22, NM22)는 턴온된다.
그에 따라, 제22 노드(N22)의 전위는 낮아지고, 제23 노드(N23)의 전위는 높아지게 되므로, 정방향으로 '0' 데이터가 저장되게 된다. 이때, 워드 라인(WL0)은 워드 라인 제어부(120)에 의해 제1 내부 전압(VPP0)으로 활성화되는 것이 바람직하다.
이처럼, 본 발명에서 정방향보다 역방향으로 라이트 동작할 경우, 제1 내부 전압(VPP0)보다 더 높은 전압인 제2 내부 전압(VPP1)으로 워드 라인을 활성화시킬 수 있다.
이는, 역방향으로 라이트 동작을 할 경우, 자기 터널 접합체 소자(MTJ)에 의해 정방향으로 라이트 동작을 할 때보다 많은 양의 전류가 소모되기 때문에 양방향 라이트 동작의 전력 차이를 보상하기 위한 것이다.
따라서, 본 발명은 양방향 라이트 동작의 전력 차이를 보상함으로써, 저력 소모를 최소화하여 저전력 메모리를 구현할 수 있다.
도3은 본 발명의 일실시예에 따른 워드라인 제어부를 나타내는 상세 회로도이다.
도3에 도시된 바와 같이, 본 발명에 따른, 워드라인 제어부(120)는 제1 전압 제공부(122), 제2 전압 제공부(124), 제1 전압 조절부(126) 및 제2 전압 조절부(128)를 포함하여 구성될 수 있다.
상기 제1 전압 제공부(122)는 제1 및 제2 데이터(Data, Datab)에 응답하여 제1 내부 전압(VPP0)을 해당 워드 라인(WL)으로 제공할 수 있다.
보다 구체적으로, 제1 전압 제공부(122)는 일 예로, 도3과 같이, 트랜스 미션 게이트(TM31)로 형성될 수 있다.
이러한, 제1 전압 제공부(122)는 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되면, 활성화되어 제1 내부 전압(VPP0)을 제1 전압 조절부(126)로 제공할 수 있다.
반면에, 제1 전압 제공부(122)는 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되지 않으면 턴오프되고, 그에 따라 제1 내부 전압(VPP0)이 해당 워드 라인(WL)으로 제공되지 않는다.
상기 제2 전압 제공부(124)는 제1 및 제2 데이터(Data, Datab)에 응답하여 제2 내부 전압(VPP1)을 해당 워드 라인(WL)으로 제공할 수 있다.
보다 구체적으로, 제2 전압 제공부(124)는 일 예로, 도3과 같이, 트랜스 미션 게이트(TM32)로 형성될 수 있다.
제2 전압 제공부(124)는 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되면, 활성화되어 제2 내부 전압(VPP1)을 제2 전압 조절부(128)로 제공할 수 있다.
반면에, 제2 전압 제공부(124)는 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되지 않으면 턴오프되고, 그에 따라 제2 내부 전압(VPP1)이 해당 워드 라인(WL)으로 제공되지 않는다.
상기 제1 전압 조절부(126)는 워드 라인 인에이블바 신호(WLb)에 응답하여 해당 워드 라인(WL)의 전압을 조절할 수 있다. 이러한, 제1 전압 조절부(126)는 일 예로, PMOS 트랜지스터로 형성되는 풀업 소자(PM31)와 NMOS 트랜지스터로 형성되는 풀다운 소자(NM31)를 포함하여 구성될 수 있다.
보다 구체적으로 제1 전압 조절부(126)는 게이트로 로우 레벨의 워드 라인 인에이블바 신호(WLb)가 입력되면, 풀업 소자(PM31)가 턴온되고, 그에 따라, 제31 노드(N31)의 전위가 높아지게 된다. 이때, 제1 전압 제공부(122)가 활성화되었다면, 제31 노드(N31)의 전위가 제1 내부 전압(VPP0)과 동일하게 높아지고, 이때, 워드 라인(WL)의 전압은 제1 내부 전압(VPP0)을 가질 수 있다.
상기 제2 전압 조절부(128)는 워드 라인 인에이블바 신호(WLb)에 응답하여 해당 워드 라인(WL)의 전압을 조절할 수 있다. 이러한, 제2 전압 조절부(128)는 일 예로, PMOS 트랜지스터(PM32)로 형성될 수 있다.
보다 구체적으로, 제2 전압 조절부(128)는 게이트로 로우 레벨의 워드 라인 인에이블바 신호(WLB)가 입력되면, PMOS 트랜지스터(PM32)가 턴온되고, 그에 따라, 제32 노드(N32)의 전위가 높아지게 된다. 이때, 제2 전압 제공부(124)가 활성화되었다면, 제32 노드(N32)의 전위가 제2 내부 전압(VPP1)과 동일하게 높아지고, 이때, 워드 라인(WL)의 전압은 제2 내부 전압(VPP1)을 가질 수 있다.
즉, 본 발명에 따른 워드 라인 제어부(120)는 '1' 데이터를 라이팅하기 위한 입력 신호로, 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되면 제2 내부 전압(VPP1)을 워드라인(WL)으로 제공할 수 있다.
반면에, 워드라인 제어부(120)는 '0' 데이터를 라이팅하기 위한 입력 신호로 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되면, 제1 내부 전압(VPP0)를 워드라인(WL)으로 제공할 수 있다.
이처럼, 본 발명에 따른 워드 라인 제어부(120)는 입력되는 데이터(Data, Datab)에 따라 해당 워드 라인(WL)의 전압을 조절함으로써, 라이트 동작 시 사용되는 전력 소모를 최소화하여 저전력 메모리를 구현할 수 있다.
도4는 본 발명의 일실시예에 따른 자기 저항 메모리 장치의 타이밍도이다.
도4에 도시된 바와 같이, 본 발명의 워드라인 제어부(120), 제1 센스 앰프/라이트 구동부(130) 및 제2 센스 앰프/라이트 구동부(140) 각각으로 제1 및 제2 데이터(Data, Datab)가 입력된다.
이때, 제1 및 제2 데이터(Data, Datab)가 로우 레벨로 디스에이블(t1)될 경우, 즉, 자기 저항 메모리 장치(100)가 동작하지 않을 경우, 워드라인 제어부(120), 제1 센스 앰프/라이트 구동부(130) 및 제2 센스 앰프/라이트 구동부(140)에 제1 및 제2 데이터(Data, Datab)가 미입력된 상태이기 때문에 활성화되지 않게 되고, 그에 의해 제1 및 제2 내부 전압(VPP0, VPP1)이 워드라인 제어부(120)로 제공되지 않게 된다.
이 후, 제1 데이터(Data)가 하이 레벨로 인에이블되고, 제2 데이터(Datab)가 로우 레벨로 디스에이블되는 경우(t2), 워드라인 제어부(120)가 턴온된다.
즉, 제1 데이터(Data)가 하이 레벨로 인에이블되고, 제2 데이터(Datab)가 로우 레벨로 디스에이블되면, 워드라인 제어부(120)의 제2 전압 제공부(124) 및 제2 전압 조절부(128)가 활성화되어 워드 라인은 제2 내부 전압(VPP1)으로 턴온된다.
더하여, 하이 레벨의 제1 데이터(Data)와 로우 레벨의 제2 데이터(Datab)가 입력되면, 제3 센스 앰프/라이트 구동부(130)의 제1 및 제3 트랜지스터(PM21, NM21)는 턴온되고, 제2 및 제4 트랜지스터(PM22, NM22)는 턴온되지 않는다.
그에 따라, 제22 노드(N22)의 전위는 높아지고, 제23 노드(N23)의 전위는 낮아지게 되므로, 역방향으로 '1' 데이터가 저장되게 된다.
다음, 제1 및 제2 데이터(Data, Datab)가 다시 로우 레벨로 디스에이블(t3)될 경우, 워드라인 제어부(120), 제1 센스 앰프/라이트 구동부(130) 및 제2 센스 앰프/라이트 구동부(140)에 제1 및 제2 데이터(Data, Datab)가 활성화되지 않기 때문에, 제1 및 제2 내부 전압(VPP0, VPP1)이 워드라인 제어부(120)로 제공되지 않게 된다.
이 후, 제1 데이터(Data)가 로우 레벨로 디스에이블되고, 제2 데이터(Datab)가 하이 레벨로 인에이블되는 경우(t4), 워드라인 제어부(120)가 턴온된다.
즉, 제1 데이터(Data)가 로우 레벨로 디스에이블되고, 제2 데이터(Datab)가 하이 레벨로 인에이블되면, 워드라인 제어부(120)의 제1 전압 제공부(122) 및 제1 전압 조절부(126)가 활성화되어 워드 라인은 제1 내부 전압(VPP0)을 가지게 된다.
더하여, 로우 레벨의 제1 데이터(Data)와 하이 레벨의 제2 데이터(Datab)가 입력되면, 제3 센스 앰프/라이트 구동부(130)의 제2 및 제4 트랜지스터(PM22, NM22)는 턴온되고, 제1 및 제3 트랜지스터(PM21, NM21)는 턴온되지 않는다.
그에 따라, 제22 노드(N22)의 전위는 낮아지고, 제23 노드(N23)의 전위는 높아지게 되므로, 정방향으로 '0' 데이터가 저장되게 된다.
이처럼, 본 발명에서 정방향보다 역방향으로 라이트 동작할 경우, 제1 내부 전압(VPP0)보다 더 높은 전압인 제2 내부 전압(VPP1)으로 워드 라인을 활성화시킬 수 있다.
이는, 역방향으로 라이트 동작을 할 경우, 자기 터널 접합체 소자(MTJ)에 의해 정방향으로 라이트 동작을 할 때보다 많은 양의 전류가 소모되기 때문에 양방향 라이트 동작의 전력 차이를 보상하기 위한 것이다.
따라서, 본 발명은 양방향 라이트 동작의 전력 차이를 보상함으로써, 저력 소모를 최소화하여 저전력 메모리를 구현할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 자기 저항 메모리 장치
110: 자기 저항 셀 어레이
120: 워드라인 제어부
130: 제1 센스 앰프/라이트 구동부
140: 제2 센스 앰프/라이트 구동부

Claims (16)

  1. 복수의 워드라인들 및 복수의 비트라인들이 교차하는 영역에 형성되는 복수의 단위 셀을 가지는 자기 저항 셀 어레이; 및
    입력되는 외부 데이터들에 응답하여 선택된 워드라인의 전압 크기를 조절하여 상기 자기 저항 셀 어레이로 제공하는 워드라인 제어부를 포함하는 자기 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 외부 데이터들에 응답하여 라이트 데이터의 타입(type)을 결정하여 상기 자기 저항 셀 어레이와 연결되는 복수의 워드 라인들을 활성화 시키는 센스앰프/라이트 구동부를 더 포함하는 자기 저항 메모리 장치.
  3. 제2 항에 있어서,
    상기 워드라인 제어부는,
    상기 외부 데이터들에 응답하여 제1 내부 전압을 상기 해당 워드 라인으로 제공하는 제1 전압 제공부;
    상기 외부 데이터들에 응답하여 제2 내부 전압을 상기 선택된 워드라인으로 제공하는 제2 전압 제공부;
    상기 제1 전압 제공부와 전기적으로 연결되며, 워드라인 인에이블 신호에 응답하여 상기 선택된 워드라인의 전압을 조절하는 제1 전압 조절부; 및
    상기 제2 전압 제공부와 전기적으로 연결되며, 상기 워드라인 인에이블 신호에 응답하여 상기 선택된 워드라인의 전압을 조절하는 제2 전압 조절부를 포함하는 자기 저항 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 전압 제공부는,
    상기 외부 데이터 중 로우 레벨의 제1 데이터와 하이레벨의 제2 데이터가 입력되면, 상기 제1 내부 전압을 상기 제1 전압 조절부로 제공하는 자기 저항 메모리 장치.
  5. 제4 항에 있어서,
    상기 제1 전압 조절부는, 상기 제1 전압 제공부와 연결되는 풀업소자와, 상기 풀업소자와 접지전압단 사이에 연결되는 풀다운 소자를 포함하는 자기 저항 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 전압 조절부는,
    상기 제1 전압 제공부가 활성화되면, 상기 워드라인 인에이블 신호에 응답하여 상기 선택된 워드라인에 상기 제1 내부 전압을 제공하는 자기 저항 메모리 장치.
  7. 제3 항에 있어서,
    상기 제2 전압 제공부는,
    상기 외부 데이터 중 하이 레벨의 제1 데이터와 로우 레벨의 제2 데이터가 입력되면, 상기 제2 내부 전압을 상기 제2 전압 조절부로 제공하는 자기 저항 메모리 장치.
  8. 제7 항에 있어서,
    상기 제2 전압 조절부는,
    상기 제2 전압 제공부가 활성화되면, 상기 워드라인 인에이블 신호에 응답하여 상기 선택된 워드라인에 상기 제2 내부 전압을 공급하는 자기 저항 메모리 장치.
  9. 제3 항에 있어서,
    상기 제1 내부 전압은, 상기 제2 내부 전압보다 낮은 전압인 자기 저항 메모리 장치.
  10. 자기 저항 접합체 소자를 포함하는 자기 저항 메모리 장치로서, 라이팅(Writing)하고자 하는 자화 방향에 따라 서로 다른 크기를 가지는 제1 내부 전압 및 제2 내부 전압을 선택적으로 결정하여 선택된 워드 라인으로 제공하는 워드라인 제어부를 포함하는 자기 저항 메모리 장치.
  11. 제10 항에 있어서,
    상기 워드라인 제어부는,
    제1 및 제2 데이터들에 응답하여 제1 내부 전압을 해당 워드 라인으로 제공하는 제1 전압 제공부;
    상기 제1 및 제2 데이터들에 응답하여 상기 제1 내부 전압보다 높은 전압을 가지는 제2 내부 전압을 상기 선택된 워드라인으로 제공하는 제2 전압 제공부;
    상기 제1 전압 제공부와 전기적으로 연결되며, 워드라인 인에이블바 신호에 응답하여 상기 선택된 워드라인의 전압을 조절하는 제1 전압 조절부; 및
    상기 제2 전압 제공부와 전기적으로 연결되며, 상기 워드라인 인에이블바 신호에 응답하여 상기 선택된 워드라인의 전압을 조절하는 제2 전압 조절부를 포함하는 자기 저항 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 전압 제공부는,
    로우 레벨의 상기 제1 데이터와 하이 레벨의 상기 제2 데이터가 입력되면, 활성화되어 상기 제1 내부 전압을 상기 제1 전압 조절부로 제공하는 자기 저항 메모리 장치.
  13. 제12 항에 있어서,
    상기 제1 전압 조절부는, 상기 제1 전압 제공부와 연결되는 풀업소자와, 상기 풀업소자와 접지 전압단 사이에 연결되는 풀다운 소자를 포함하는 자기 저항 메모리 장치.
  14. 제13 항에 있어서,
    상기 제1 전압 조절부는,
    상기 제1 전압 제공부가 활성화됨과 동시에, 로우 레벨의 상기 워드라인 인에이블바 신호가 입력되면, 상기 선택된 워드라인을 상기 제1 내부 전압으로 활성화시키는 자기 저항 메모리 장치.
  15. 제11 항에 있어서,
    상기 제2 전압 제공부는,
    하이 레벨의 제1 데이터와 로우 레벨의 제2 데이터가 입력되면, 활성화되어 상기 제2 내부 전압을 상기 제2 전압 조절부로 제공하는 자기 저항 메모리 장치.
  16. 제15 항에 있어서,
    상기 제2 전압 조절부는,
    상기 제2 전압 제공부가 활성화됨과 동시에, 로우 레벨의 상기 워드라인 인에이블바 신호가 입력되면, 상기 선택된 워드라인을 상기 제2 내부 전압으로 활성화시키는 자기 저항 메모리 장치.
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