KR20100138047A

KR20100138047A - 자기저항 램

Info

Publication number: KR20100138047A
Application number: KR1020090056391A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2010-12-31
Also published as: KR101076814B1

Abstract

본 발명은 자기저항 램에 관한 것으로서, MTJFET(Magnetic Tunnel Junction Field Effect Transistor) 타입의 STT(Spin Transfer Torque) MRAM(Magnetoresistive Random Access Memory) 셀을 구현하여 셀 사이즈를 줄이고 센싱 마진을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 로오 방향으로 배열된 워드라인과, 워드라인과 교차하는 방향으로 배열된 제 1비트라인과, 제 1비트라인과 평행하게 배열된 제 2비트라인, 및 제 1비트라인과 제 2비트라인 사이에 연결되고 워드라인과 연결되는 게이트에 MTJ가 결합되어, 워드라인에 공급되는 전류의 극성에 따라 데이터가 라이트 되고, MTJ의 자화 방향에 대응되는 전류를 제 1비트라인으로 출력하여 데이터를 리드하는 MTJ 셀을 포함한다.

Description

자기저항 램{Magnetoresistive RAM}

도 1은 종래의 MRAM 셀 어레이를 나타낸 도면.

도 2a, 도 2b는 일반적인 MTJ의 구성도.

도 3a, 도 3b는 본 발명에 따른 STT 타입의 MRAM 셀의 구조를 나타내는 단면도.

도 4는 본 발명에 따른 MRAM 소자의 심벌 예시도

도 5는 본 발명에 따른 MRAM 셀 어레이를 나타낸 도면.

도 6은 본 발명에 따른 MRAM 셀에서 워드라인의 전류와 전압 특성을 설명하기 위한 도면.

도 7은 본 발명에 따른 MRAM의 리드 동작을 설명하기 위한 도면.

도 8은 본 발명에 따른 MRAM의 라이트 동작을 설명하기 위한 도면.

도 9는 본 발명에 따른 MRAM에서 라이트 동작시 소거 및 프로그램 동작을 설명하기 위한 도면.

도 10은 본 발명에 따른 MRAM에서 로직 '1' 라이트 방법을 설명하기 위한 도면.

도 11은 본 발명에 따른 MRAM에서 로직 '1' 유지 방법을 설명하기 위한 도면.

도 12는 본 발명에 따른 MRAM에서 로직 '0' 라이트 방법을 설명하기 위한 도면.

본 발명은 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM' 이라 함)에 관한 것으로서, MTJFET(Magnetic Tunnel Junction Field Effect Transistor) 타입의 STT(Spin Transfer Torque) MRAM(Magnetoresistive Random Access Memory) 셀을 구현하여 셀 사이즈를 줄이고 센싱 마진을 향상시킬 수 있도록 하는 기술이다.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 MRAM을 개발하고 있다.

MRAM은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다.

즉, MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 따라 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다.

이러한 MRAM은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래시 메모리와 같이 비휘발성 메모리 동작이 가능한 소자이다.

MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction, 이하 'MTJ'라 함)등 여러 가지 셀 종류로 구성된다.

즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.

먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 구현된다.

그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용해 구현된다.

이러한 종래의 MRAM은 도 1과 같이 하나의 스위칭 소자 T와 하나의 MTJ 소자를 갖는 1T+1MTJ 구조를 갖는다.

MRAM 셀 어레이는 복수개의 워드라인 WL1~WL4과, 복수개의 비트라인 BL1,BL2과, 이들에 의하여 선택되는 셀(1) 및 복수개의 비트라인 BL1, BL2과 연결되는 센스 앰프 SA1, SA2를 포함한다.

구체적으로, 복수개의 비트라인 BL1,BL2이 로오 방향으로 배열되고, 복수개의 워드라인 WL1~WL4이 컬럼 방향으로 배열된다. 그리고, 복수개의 비트라인 BL1,BL2과, 복수개의 워드라인 WL1~WL4이 교차하는 영역에 복수개의 단위 셀(1)이 각각 형성된다.

각각의 단위 셀(1)은 워드라인 WL의 상태에 따라 스위칭 동작하는 스위칭 소자 T와, 스위칭 소자 T의 일단과 비트라인 BL 사이에 연결된 하나의 MTJ 소자를 포함한다. 여기서, 스위칭 소자는 게이트 제어신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.

그리고, 각각의 비트라인 BL1,BL2에는 센스앰프 SA1,SA2가 연결되어 비트라인 BL1,BL2으로부터 인가되는 셀 데이터를 센싱 및 증폭한다.

여기에서 MTJ는 도 2a 및 도 2b와 같은 원리로 동작한다.

종래의 MTJ의 구조는 두 층의 자화 방향의 정렬에 따라 저항이 달라지는 특성을 지니고 있다.

즉, MTJ는 외부의 자기장 또는 MTJ를 관통하여 흐르는 전류의 양과 방향에 의해 자화 방향이 바뀌는 자유 강자성층(Free magnetic layer;2)과, 터널 접합층(Tunnel junction layer;3) 및 자화 방향이 고정된 고정 강자성층(Fixed magnetic layer;4)이 적층되어 이루어진다.

여기서, 자유 강자성층(2)과 고정 강자성층(4)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(3)은 Al₂O₃와 같은 재질을 갖는다. 자유 강자성층(2)과 고정 강자성층(4)은 절연층인 터널 접합층(3)에 의해 분리되어 있다.

그리고, 자유 강자성층(2)과 고정 강자성층(4)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(4)은 강한 자기장에서 자기 분극 상태가 변화되고, 자유 강자성층(2)은 약한 자기장에서 자기 분극 상태가 변화된다.

이 자유 강자성층(2)과 고정 강자성층(4)에 수직 방향으로 전압을 인가하면, 터널 접합층(3)의 두께가 매우 얇기 때문에 전자의 터널링(Tunneling) 현상에 의해 전류가 흐르게 된다.

도 2a에서와 같이, 자유 강자성층(2)과 고정 강자성층(4)의 자화 방향이 같을 경우, 터널 접합층(3)의 터널링 저항이 낮아져 큰 터널링 전류가 흐르게 되므로 센싱 전류가 커진다.

반면에, 도 2b에서와 같이, 자유 강자성층(2)과 고정 강자성층(4)의 자화 방향이 다를 경우, 터널 접합층(3)의 터널링 저항이 높아져 낮은 터널링 전류가 흐르게 되므로 센싱 전류가 작아진다.

여기서, 자유 강자성층(2)은 외부 자장에 의해 자화 극성 방향이 바뀌며, 이 자유 강자성층(2)의 자화 극성 방향에 따라 "0" 또는 "1"의 정보가 기억된다. 따라서, 라이트시에 고정강자성층(4)은 자기 분극 상태가 변하지 않고 자유강자성층(2)만 자기 분극 상태가 변화되는 자기장만 발생시킨다.

그러나, 상술한 바와 같이 동작 되는 종래의 MRAM 셀은 1T+1MTJ 구조를 가지므로 셀 구조가 복잡하다. 그러므로, 복잡한 구조의 셀을 구현하기 위한 공정이 어렵다. 또한, 종래의 MRAM 셀은 그 구조적 문제점으로 인하여 셀 사이즈 면에서도 불리하다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 다음과 같은 목적을 갖는다.

첫째, MTJFET(Magnetic Tunnel Junction Field Effect Transistor) 타입의 STT(Spin Transfer Torque) MRAM(Magnetoresistive Random Access Memory) 셀을 구현하여 셀 사이즈를 줄이고 공정의 어려움을 극복할 수 있도록 하는데 그 목적이 있다.

둘째, NMOS트랜지스터의 게이트 구조를 갖는 MTJ 소자를 구현하여 센싱 마진을 향상시킬 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 자기저항 램은, 로오 방향으로 배열된 워드라인; 워드라인과 교차하는 방향으로 배열된 제 1비트라인; 제 1비트라인과 평행하게 배열된 제 2비트라인; 및 제 1비트라인과 제 2비트라인 사이에 연결되고 워드라인과 연결되는 게이트에 MTJ가 결합되어, 워드라인에 공급되는 전류의 극성에 따라 데이터가 라이트 되고, MTJ의 자화 방향에 대응되는 전류를 제 1비트라인으로 출력하여 데이터를 리드하는 MTJ 셀을 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

스핀 전환 토크(STT;Spin Transfer Torque) 현상에 의한 전류 유도 자성 스위치(CiMS;Current induced Magnetization Switching) 동작을 이용한 MRAM은 100 나노 미터 급의 메모리 셀을 만들 수 있다. 이러한 STT에 의한 MRAM은 기존의 자기장에 비해 매우 작은 동작 전류가 요구되기 때문에 더 작은 크기의 메모리 소자를 만들 수 있게 된다.

이러한 MRAM 메모리 셀은 10년 가까이 저장된 신호가 유지되고, 리드 동작시 데이터가 파괴되지 않으며 매우 빠른 속도(nano second 단위)로 동작 가능한 비휘발성 메모리의 특성을 지니고 있다.

도 3a와 도 3b는 본 발명에 따른 MTJFET(Magnetic Tunnel Junction Field Effect Transistor) 타입의 STT(Spin Transfer Torque) MRAM(Magnetoresistive Random Access Memory) 셀의 구성을 나타낸다.

본 발명에 따른 MRAM 셀은 기판인 절연층(34) 상부에 소스 컨택 영역(31), 드레인 컨택 영역(32)을 형성하기 위한 N+ 영역과 게이트 컨택 영역(33)을 형성하기 위한 P+ 영역을 갖는 컨택층(35)이 형성된다.

그리고, 게이트 컨택 영역(33) 상부에는 배리어 막질(20)이 형성되고, 배리어 막질(20) 상부에 자유 강자성층(11), 터널 접합층(12), 고정 강자성층(13)으로 이루어진 MTJ(15)가 적층되며, MTJ(15) 상부에 워드라인과 연결되는 게이트 메탈 전극(10)이 형성된다. 여기서, 게이트 메탈 전극(10)은 상술한 바와 같이 워드 라인에 연결되고, 소스 컨택 영역(31)은 비트라인에 연결된다.

도 3a 및 도 3b의 MRAM 셀은 스위칭 소자인 MOS 트랜지스터의 게이트에 MTJ(15)가 결합 된 구조이다.

즉, 절연막 상부의 배리어 막질(20)에 형성된 게이트 컨택 영역(33)과 그 상부의 워드라인 사이에 데이터 라이트 및 리드를 위한 MTJ(15)가 구성된다. 이러한 MRAM 셀은 워드 라인에 공급되는 전류의 극성에 따라서 MTJ(15) 자화 상태 변화에 따른 데이터의 라이트가 이루어지고, 일정한 트리거 전압이 인가된 상태에서 MTJ(15)의 자화 상태에 따라 다르게 발생 되는 터널링 전류에 의하여 드레인에서 소스로 흐르는 전류의 양이 결정되어 데이터의 리드가 이루어지게 된다.

이와 같은 구조를 갖는 본 발명에 따른 MRAM 셀은 도 4와 같은 심벌로 표현될 수 있다.

한편, 도 3a, 도 3b의 MRAM 셀은 MTJ(15)의 자유 강자성층(11)의 자화 방향에 따라 로직 "0" 또는 로직 "1"의 데이터를 기억하며, 도 3a는 로직 "0"을 기억하는 자화상태를 예시한 것이고, 도 3b는 로직 "1"를 기억하는 자화 상태를 예시한 것이다.

MRAM 셀의 라이트 동작은 소스 컨택 영역(31)에 일정한 트리거 전압이 인가된 상태에서 게이트 메탈 전극(10)을 통하여 라이트 전류를 생성하기 위한 일정 레벨의 전압이 인가됨으로써 수행된다.

이때 게이트 메탈 전극(10)에 인가되는 전압의 레벨에 따르는 라이트 전류의 극성에 따라서 MTJ(15)의 자유 강자성층(11)의 자화 극성이 결정된다. 이로써 게이트 메탈 전극(10)에 공급되는 전류의 극성에 따라 도 3a 및 도 3b와 같은 구조를 갖는 MRAM 셀은 논리 "0"와 논리 "1"을 저장한다.

그리고, MRAM 셀의 리드 동작은 MTJ(15)의 자유 강자성층(11)의 자화 극성 방향에 따라서 조절되는 전류의 양을 센싱 함으로써 이루어진다.

구체적으로, 스위칭 소자의 게이트의 메탈 전극(10)과 서브 채널(소스 컨택 영역(31) 사이에 흐르는 I1은 MTJ(15)의 자화 극성 방향에 따라 그 양이 달라지며, 그에 따라서 드레인 컨택 영역(31)에서 소스 컨택 영역(32)으로 흐르는 전류 I2의 양이 달라진다.

즉, 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가되고, 소스 컨택 영역(31)으로 일정한 센싱 전압이 인가되면, MTJ(15)에 터널링 전류(전류 I1)가 흐른다.

이때, 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3a와 같이 같으면 전류 I1 양이 크고, 고정 강자성층(13)과 자유 강자성층(11)의 자화 극성 방향이 도 3b와 같이 반대이면 전류 I1 양이 적다.

그에 따라서 드레인 컨택 영역(32)에서 소스 컨택 영역(31)으로 흐르는 전류 I2의 양의 많고 적음을 감지하여 자유 강자성층(11)의 자화 방향이 감지되고, 저장된 정보가 센싱된다.

즉, 워드라인 전압 즉 게이트 메탈 전극(10)에 일정한 트리거 전압이 인가된 상태에서 전류 I2가 많이 출력되면 데이터가 로직 "1"로 저장된 것이고, 전류 I2가 적게 출력되면 데이터가 로직 "0"로 저장된 것이다.

한편, 도 5는 도 3a 및 도 3b의 구조를 갖는 MRAM 셀을 어레이로 구성한 예를 나타낸 것이다.

본 발명은 복수개의 워드라인 WL1,WL2과, 복수개의 비트라인 쌍 BL1,/BL1,BL2,/BL2과, 이들에 의하여 선택되는 복수개의 단위 셀 C 및 복수개의 센스앰프 SA1,SA2를 포함한다.

MRAM 셀 어레이는 복수개의 비트라인 쌍 BL1,/BL1,BL2,/BL2이 로오 방향으로 배열되고, 복수개의 워드라인 WL1,WL2이 컬럼 방향으로 배열된다. 그리고, 복수개 의 비트라인 쌍 BL1,/BL1,BL2,/BL2과, 복수개의 워드라인 WL1,WL2이 교차하는 영역에 복수개의 단위 셀 C이 각각 형성된다.

여기서, 단위 셀 C는 비트라인 쌍 BL1,/BL1 사이에 연결되며, 워드라인 WL1에 의해 스위칭 동작이 제어된다. 즉, 단위 셀 C의 드레인 단자는 비트라인 BL1과 연결되고, 소스 단자는 비트라인 /BL1과 연결되며, 게이트 단자는 워드라인 WL1과 연결된다.

그리고, 각각의 비트라인 쌍 BL1,/BL1,BL2,/BL2에는 센스앰프 SA1,SA2가 연결되된다. 센스앰프 SA1,SA2는 센싱 인에이블 신호 SEN에 따라 비트라인 쌍 BL1,/BL1,BL2,/BL2으로부터 인가되는 셀 데이터를 센싱 및 증폭하여 센싱 데이터 SA_Out를 출력한다. 여기서, 비트라인 쌍 BL1,/BL1은 센스 앰프 SA1를 공유하고, 비트라인 쌍 BL2,/BL2은 센스 앰프 SA2를 공유하게 된다.

또한, 하나의 로오에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 워드라인WL을 공유하며, 하나의 컬럼에 해당하는 복수 개의 MRAM 셀 어레이는 동일한 비트라인 쌍 BL,/BL을 공유한다.

도 6은 본 발명에 따른 MRAM 셀에서 워드라인 WL의 전류와 전압 특성을 설명하기 위한 도면이다.

여기서, 비트라인 BL의 전압과 비트라인 /BL의 전압은 모두 '0'이며, 비트라인 쌍 BL,/BL의 전압이 같다고 가정한다.

먼저, 워드라인 WL의 전압을 0V에서 양의 방향으로 증가시키면, 로직 '0' 상태의 셀은 전압 Vt0에서 문턱전압을 형성하게 된다. 이에 따라, 단위 셀의 게이트 단자는 NMOS트랜지스터가 턴 온 되는 특성을 나타내게 된다. 따라서, 워드라인 WL의 전압이 전압 Vt0 이상이 될 경우 워드라인 WL의 전류(I)가 증가하게 된다.

반면에, 워드라인 WL의 전압을 0V에서 양의 방향으로 증가시키면, 로직 '1' 상태의 셀은 전압 Vt1에서 문턱전압을 형성하게 된다. 이에 따라, 단위 셀의 게이트 단자는 NMOS트랜지스터가 턴 온 되는 특성을 나타내게 된다. 따라서, 워드라인 WL의 전압이 전압 Vt1 이상이 될 경우 워드라인 WL의 전류(I)가 증가하게 된다.

이에 따라, 리드 동작 모드시 로직 '1'과 로직 '0'을 구분하기 위한 워드라인 WL의 전압은 전압 Vt0와 전압 Vt1의 중간 값인 리드전압 Vread 레벨로 설정하게 된다.

즉, 워드라인 WL의 전압이 리드전압 Vread 이하의 전압 Vt0인 경우 워드라인 WL에 높은 전류(I)가 감지되며, 이러한 경우 로직 '0'을 리드하게 된다. 반면에, 워드라인 WL의 전압이 리드전압 Vread 이상의 전압 Vt1인 경우 워드라인 WL에 낮은 의 전류(I)가 감지되며, 이러한 경우 로직 '1'을 리드하게 된다.

상술한 바와 같은 구조를 갖는 MRAM 셀 어레이가 채용된 자기저항 램의 리드 동작을 도 7을 참조하여 설명한다.

먼저, 리드 모드는 초기 구간 t0, 메모리 셀 선택 구간 t1, 센스 앰프 인에이블 구간 t2, 리드 종료 구간 t3으로 구분된다.

초기 구간 t0에서 비트라인 쌍 BL,/BL과 워드라인 WL은 로우 전압 레벨을 유지한다. 그리고, 센싱 인에이블 신호 SEN가 비활성화 상태가 되어 센스앰프 SA로부터 센싱 데이터 SA_Out가 출력되지 않는다.

그 후 메모리 셀 선택 구간 t1에서, MRAM 셀에 저장된 데이터를 리드하기 위하여, 선택된 워드라인 WL이 활성화된다. 이때, 워드라인 WL은 트리거 바이어스(Trigger Bias) 전압, 즉 리드전압 Vread 레벨로 인에이블된다. 그리고, 선택되지 않은 워드라인 WL에는 그라운드 전압이 인가된다. 또한, 비트라인 쌍 BL,/BL 중 선택된 하나의 비트라인 BL에 센싱전압 Vsense이 인가된다.

메모리 셀 선택 구간 t1에서 선택된 워드라인 WL에는 일정 트리거 전압이 인가되고, 선택되지 않은 워드라인 WL에는 그라운드 전압이 인가된다. 그리고, 선택된 비트라인 BL에는 일정한 레벨의 센싱전압 Vsense이 인가되고, 선택되지 않은 비트라인 /BL에는 그라운드 전압이 인가된다.

이때, 비트라인 BL에 연결된 센스앰프 SA로 선택된 메모리 셀에 해당하는 MRAM 셀 C의 데이터가 출력된다.

즉, 데이터는 도 3a 및 도 3b에서 설명된 바와 같이 워드라인 WL을 통하여 게이트 메탈 전극(10)에 트리거 전압이 인가되고, MTJ(15)의 자화 방향에 따라서 전류 I1의 세기가 결정되어 흐른다.

그 결과 논리 "1"인 경우 많은 양의 전류 I2가 MRAM 셀 C의 소스를 통하여 해당 비트라인 BL로 출력되고, 논리 "0"인 경우 적은 양의 전류 I2가 MRAM 셀 C의 소스를 통하여 해당 비트라인 BL으로 출력된다.

이와 같이 해당 MRAM 셀 C에 저장된 데이터에 대응하는 양의 전류가 비트라인 BL로 출력되고, 비트라인 BL에 센싱되기에 충분한 양의 전류가 출력되면 센스 앰프 인에이블 구간 t2로 진입된다.

센스 앰프 인에이블 구간 t2에서 센싱 인에이블 신호 SEN가 일정 레벨로 활성화되어 센스 앰프 SA에 인가된다. 그러면 센스앰프 SA는 비트라인 BL에 실린 신호를 센싱하고 센싱된 데이터 SA_Out를 리드 데이터로 출력한다.

결국 비트라인 BL으로 공급되는 전류의 양이 많으면 센스앰프 SA는 로직 "1"을 센싱하고, 비트라인 BL으로 공급되는 전류의 양이 적으면 센스앰프 SA는 로직 "0"을 센싱한다.

센스앰프 SA에는 센싱 인에이블 신호 SEN가 일정한 출력시간을 갖는 트리거 신호로 인가되고, 설정된 출력시간이 초과 되면 종료 구간 t3으로 진입한다.

종료 구간 t3에서 워드라인 WL과 비트라인 BL을 선택하기 위한 신호와 센스 앰프 SA를 인에이블 하기 위한 센싱 인에이블 신호 SEN가 초기 구간 t0 상태로 복귀된다. 그러므로, MRAM 셀 C에 저장된 데이터에 대응되는 전류가 해당 비트라인 BL에 출력되는 것이 중지되고, 센싱된 데이터 SA_Out의 출력도 중지된다.

도 8은 본 발명에 따른 자기저항 램의 라이트 동작을 설명하기 위한 흐름도이다.

먼저, 선택된 모든 셀 C 들에 대해 로직 '1'을 라이트 동작을 수행한다. 이에 따라, 선택된 모든 셀 C 들에 저장된 데이터가 로직 '1' 상태로 소거된다.(단계 S1)

이후에, 선택된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀 인지의 여부를 판단하게 된다.(단계 S2) 즉, 로직 '1' 상태로 소거된 모든 셀 C 중에서 로직 '0'을 라이트 해야 하는 셀 들과, 로직 '1' 상태를 유지해야 할 셀 C 들을 구별하게 된다.

만약, 선택된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀 인 경우, 해당 셀에 로직 '0'을 라이트 하는 프로그램 동작을 수행하게 된다.(단계 S3)

반면에, 선택된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀이 아닌 경우, 상술된 단계 S1에서 셀 C에 이미 로직 '1'이 라이트 된 상태이므로, 셀 C에 저장된 로직 '1'을 유지하는 동작을 수행하게 된다.(단계 S4)

도 9는 본 발명에 따른 자기저항 램에서 라이트 동작시 소거 및 프로그램 동작을 설명하기 위한 타이밍도이다.

라이트 사이클 구간은 로직 '1' 라이트(소거) 구간 t1과, 로직 '1'유지 또는 로직 '0' 라이트(프로그램) 구간 t2으로 구분된다.

먼저, 로직 '1' 라이트(소거) 구간 t1에서는 선택된 모든 워드라인 WL의 전압 레벨이 로우 전압 레벨에서 음의 전압 -Vwc 레벨로 천이하게 된다. 즉, 선택된 워드라인 WL에 음의 전압 -Vwc을 인가하여 임계 전류가 흐를 수 있도록 한다. 이때, 비트라인 쌍 BL,/BL은 로우 전압 레벨을 유지하게 된다.

이러한 경우, 워드라인 WL로 공급되는 전류의 극성에 의하여 MRAM 셀의 자유 강자성층(11)의 자화 극성 방향이 결정된다. 즉, 워드라인 WL로 공급되는 음의 전압 -Vwc에 따라서 모든 MRAM 셀에는 이전에 어떤 데이터가 저장되었는지의 여부와 상관없이 논리 "1"이 저장되어 소거 동작이 수행된다.

이후에, 로직 '1' 유지 또는 로직 '0' 라이트(프로그램) 구간 t2에서는 소거된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀 들과, 로직 '1'을 보존해 야 할 셀 들을 구별하여 동작하게 된다.

만약, 로직 '1' 상태를 보존하고자 할 경우 선택된 모든 워드라인 WL에 양의 전압 +Vwc 레벨이 인가된다. 즉, 선택된 워드라인 WL에 양의 전압 +Vwc을 인가하여 임계 전류가 흐를 수 있도록 한다.

그리고, 로직 '1'을 유지하기 위해서는 비트라인 쌍 BL,/BL에 양의 전압 1/2Vwc 레벨이 인가된다. 여기서, 양의 전압 1/2Vwc은 양의 전압 Vwc 보다 절반값의 전압 레벨로 설정되는 것이 바람직하다.

이에 따라, 워드라인 WL에서 비트라인 쌍 BL,/BL 쪽으로 흐르는 전류가 임계 전류 이하가 되도록 한다. 이러한 경우, t1 구간에서 소거된 셀 들의 상태가 그대로 유지되어 로직 '1' 상태를 보존할 수 있게 된다.

반면에, 선택된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀 인지의 여부를 판단하게 된다. 만약, 선택된 모든 셀 C 들 중에서 로직 '0'을 라이트 해야 하는 셀 인 경우, 선택된 모든 워드라인 WL에 양의 전압 +Vwc 레벨이 인가된다. 즉, 선택된 워드라인 WL에 양의 전압 +Vwc을 인가하여 임계 전류가 흐를 수 있도록 한다.

그리고, 비트라인 쌍 BL,/BL의 전압 레벨을 0V로 유지하게 된다. 이에 따라, 워드라인 WL에서 비트라인 쌍 BL,/BL 쪽으로 흐르는 전류가 임계 전류 이상이 되도록 한다.

즉, 본 발명은 라이트 동작 모드시 워드라인 WL과, 비트라인 쌍 BL,/BL에 인가되는 전압의 크기를 조절함으로써 셀 C에 저장된 로직 '1'을 유지하거나 새로운 로직 '0'을 프로그램할 수 있게 된다.

도 10은 본 발명에 따른 자기저항 램에서 로직 '1' 라이트 방법을 설명하기 위한 도면이다.

먼저, 로직 '1'을 셀에 라이트 하기 위해서는 선택된 모든 워드라인 WL에 음의 전압 -Vwc을 인가하여 임계전류가 흐를 수 있도록 한다. 그리고, 비트라인 쌍 BL,/BL에 로우 전압 레벨을 인가하게 된다.

이러한 경우 셀 C의 채널영역에서 워드라인 WL 방향으로 소거 전류(Ierase)가 흐르게 되어, 로직 '1'을 라이트 할 수 있게 된다.

도 11은 본 발명에 따른 자기저항 램에서 로직 '1' 유지 방법을 설명하기 위한 도면이다.

먼저, 셀에 저장된 로직 '1'을 유지하기 위해서는 워드라인 WL에 양의 전압 +Vwc을 인가하게 된다. 그리고, 비트라인 쌍 BL,/BL에 모두 양의 전압 +1/2Vwc 레벨을 인가하게 된다. 이에 따라, 워드라인 WL에서 비트라인 쌍 BL,/BL 쪽으로 흐르는 전류가 임계 전류 이하가 되도록 한다.

도 12는 본 발명에 따른 자기저항 램에서 로직 '0' 라이트 방법을 설명하기 위한 도면이다.

먼저, 로직 '0'을 셀에 라이트 하기 위해서는 워드라인 WL에 양의 전압 +Vwc을 인가하게 된다. 그리고, 비트라인 쌍 BL,/BL에 로우 전압 레벨을 인가하게 된다. 이에 따라, 워드라인 WL에서 비트라인 쌍 BL,/BL 쪽으로 흐르는 전류가 임계 전류 이상이 되도록 하여 프로그램 전류(Iprogram)가 흐를 수 있도록 한다.

이상에서 설명한 바와 같이, 본 발명은 MRAM 셀을 간단한 구조로 구성할 수 있어서 그의 셀 어레이와 MRAM의 구조가 개선되면서 그를 위한 공정이 개선될 수 있다.

그리고, 본 발명에 의하여 개선된 구조는 MRAM의 셀 사이즈를 줄이고 센싱 마진을 개선하는 효과를 제공한다.

Claims

로오 방향으로 배열된 워드라인;

상기 워드라인과 교차하는 방향으로 배열된 제 1비트라인;

상기 제 1비트라인과 평행하게 배열된 제 2비트라인; 및

상기 제 1비트라인과 상기 제 2비트라인 사이에 연결되고 상기 워드라인과 연결되는 게이트에 MTJ가 결합되어, 상기 워드라인에 공급되는 전류의 극성에 따라 데이터가 라이트 되고, 상기 MTJ의 자화 방향에 대응되는 전류를 상기 제 1비트라인으로 출력하여 상기 데이터를 리드하는 MTJ 셀을 포함하는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 제 1비트라인과 상기 제 2비트라인에 의해 공유되어 상기 제 1비트라인과 상기 제 2비트라인에 인가되는 전류를 센싱 및 증폭하는 센스앰프를 더 포함하는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀은 로오 및 컬럼 방향으로 복수개 반복 연결되는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀은 상기 워드라인의 전압을 양의 방향으로 증가시킬 경우 제 1임계전압에서 로직 '0' 데이터에 대응하는 전류가 흐르게 되고, 상기 제 1임계전압 보다 더 큰 제 2임계전압에서 로직 '1' 데이터에 대응하는 전류가 흐르게 되는 것을 특징으로 하는 자기저항 램.
제 4항에 있어서, 상기 제 1비트라인의 전압과 상기 제 2비트라인의 전압 레벨은 로우 레벨을 유지하는 것을 특징으로 하는 자기저항 램.
제 4항에 있어서, 상기 제 1임계전압과 상기 제 2임계전압의 중간값이 상기 데이터를 리드하기 위한 리드전압으로 설정되는 것을 특징으로 하는 자기저항 램.
제 1항 또는 제 4항에 있어서, 상기 MTJ 셀의 리드 동작시

상기 워드라인에 리드전압이 인가되고 상기 제 1비트라인에 센싱 전압이 인가되며 상기 제 2비트라인에 그라운드 전압이 인가되는 것을 특징으로 하는 자기저항 램.
제 1항 또는 제 4항에 있어서, 상기 MTJ 셀의 라이트 동작시

선택된 모든 MTJ 셀 들에 대해 로직 '1' 라이트 동작을 수행한 이후에, 상기 선택된 모든 MTJ 셀 들 중에서 로직 '0' 라이트 동작을 수행하거나 로직 '1' 유지 동작이 수행되는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀의 로직 '1' 라이트 동작시

상기 워드라인에 음의 임계전압이 인가되고, 상기 제 1비트라인과 상기 제 2비트라인에 로우 전압이 인가되는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀의 로직 '1' 유지 동작시

상기 워드라인에 양의 임계전압이 인가되고, 상기 제 1비트라인과 상기 제 2비트라인에 상기 양의 임계전압보다 낮은 양의 전압이 인가되는 것을 특징으로 하는 자기저항 램.
제 10항에 있어서, 상기 양의 전압은 상기 양의 임계전압보다 절반값을 전압 레벨로 설정되는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀의 로직 '0' 라이트 동작시

상기 워드라인에 양의 임계전압이 인가되고, 상기 제 1비트라인과 상기 제 2비트라인에 로우 전압이 인가되는 것을 특징으로 하는 자기저항 램.
제 1항에 있어서, 상기 MTJ 셀의 소스는 상기 제 1비트라인에 연결되고, 게이트는 상기 워드라인에 연결되며 드레인은 상기 제 2비트라인과 연결됨을 특징으로 하는 자기저항 램.