JP2011204287A - 記憶装置 - Google Patents

Abstract

【課題】リファレンス電流を生成する参照セルを簡略化することができる記憶装置を提供する。
【解決手段】データの書き込み時と消去時とで抵抗値が異なるメモリ素子を有するメモリセルＭＣと、参照セルＲＣと、第１及び第２の入力ノードＮ１，Ｎ２を有し、メモリセルＭＣと参照セルＲＣとにそれぞれ流れる電流の大きさを比較するセンスアンプ２０と、メモリセルＭＣと第１のノードＮ１との間に設けられ、第１のノードＮ１からメモリセルＭＣへ電流を流す第１ＭＯＳトランジスタ２１と、参照セルＲＣと第２のノードＮ２との間に設けられ、第２のノードＮ２からメモリセルＭＣへ電流を流す第２ＭＯＳトランジスタと２２、を備え、さらに、参照セルＲＣと第１のノードＮ１との間に設けられ、第１のノードＮ１から参照セルＲＣへ電流を流す第３ＭＯＳトランジスタ２３を設ける。
【選択図】図３

Description

本発明は、記憶装置に関し、詳細には、データの書き込み時と消去時とで抵抗値が異なる記憶素子を有するメモリセルを有する記憶装置に関する。

最近、磁性体を利用した新しい不揮発メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、情報（ビットデータ）の記憶を行う磁気メモリ素子とアクセストランジスタからなるメモリセルを多数備える。磁気メモリ素子は、ビットデータを強磁性体の磁化の向きとして記憶させる記憶層と、トンネル絶縁膜と、磁化の向きが固定された磁化固定層とを積層した構造を有する。

このような構造の磁気メモリ素子では、記憶層の磁化の向きと、磁化固定層の磁化の向きとがなす角度により、磁気メモリ素子を流れるトンネル電流の抵抗値が変化する、いわゆるトンネル磁気抵抗効果が観測される。この抵抗値の大きさは、記憶層と磁化固定層の磁化の向きが同じときに最小となり、反対（１８０度反転）のときに最大となる。このような磁気メモリ素子を、以下、トンネル磁気抵抗素子ＴＭＲと称する。

トンネル磁気抵抗素子ＴＭＲへのデータ書き込みは、互いに直交するワード線とビット線の双方に電流を流すことにより発生する合成電流磁界で記憶層の磁化状態を制御する。ここでワード線はアクセストランジスタのオンとオフを制御し、行方向のメモリセルに共通な制御線である。また、ビット線は、ソース線に直列接続されたアクセストランジスタとトンネル磁気抵抗素子ＴＭＲとからなるメモリセルに対し、トンネル磁気抵抗素子ＴＭＲの反アクセストランジスタ側のノードを、列方向のメモリセルで共通接続する制御線である。なお、メモリセルに記憶されたデータの“０”と“１”は、記憶層の磁化の向きに対応付けて決められる。例えば記憶層の磁化の向きを、データ“０”では磁化固定層の磁化の向きと同じとし、データ“１”では磁化固定層の磁化の向きと反対（１８０度反転）と定義する。

一方、ＭＲＡＭにおいて磁気メモリ素子からのデータ読み出しは、読み出し対象セルのアクセストランジスタをオン状態にして、一のメモリセルを選択し、磁気メモリ素子のトンネル磁気抵抗効果、即ち記憶層の磁化の向きの違いによる抵抗値の違いを検出する。例えば、メモリセルに一定電位を印加して読み出し電流を流し、抵抗値の違いによる電流値の変化を検出し、これによりデータが“１”か“０”か判別する。

しかしながら、ＭＲＡＭは、書き込み磁界を発生させるために配線（ワード線及びビット線）に大きな電流を流すため、素子の微細化に伴い配線が細くなると、十分な書き込み電流を得ることが難しいという欠点を有する。そこで、より小さい電流で磁化反転が可能な、スピントランスファによる磁化反転を利用するメモリ（以下、スピン注入メモリという）が注目されている。

スピン注入メモリは、一の磁性体を通過してスピン偏極した電子を他の磁性体に注入することにより、情報記憶層として設けられている他の磁性体（強磁性層）の磁化反転を行うものである。より具体的には、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない磁性層（記憶層）に進入する際にスピントルクを与える。このとき、ある閾値以上の電流を流せば記憶層である強磁性層が磁化反転するという現象が生じ、この現象を利用してデータの書き換えを行う。なお反転させる磁化の向き、すなわちデータの“１”と“０”の書き込みの区別は流す電流の向き、すなわち磁化固定層から記憶層に電流を流す、もしくは、記憶層から磁化固定層に電流を流すことで制御する。

データの読み出しは、従来のＭＲＡＭと同様、記憶層の磁化の向きによって磁気メモリ素子の抵抗値が異なるというトンネル磁気抵抗効果を利用する。スピントランスファによる磁化反転は、素子が微細化されても電流を増やさずに磁化反転できるという利点がある。また従来のＭＲＡＭで必要であった書き込みワード線が不要であるという利点もある。

図７に読み出し回路の従来構成図を示す。同図では説明を簡略化するために、メモリセルＭＣのアクセストランジスタおよびカラムスイッチを省略している。ここでは、一例として、メモリセルＭＣが高抵抗状態をＲＨ（４ＫΩ）、低抵抗状態をＲＬ（２ＫΩ）とり、読み出し対象のメモリセルＭＣ（以下、読み出しセルとする）はＲＨ又はＲＬのいずれかの状態であり、参照セルはその中間の抵抗値（３ＫΩ）であるとする。読み出しセルがＲＬなら読み出し回路の出力ＤＯＵＴはＬｏｗレベルとなり、読み出しセルがＲＨなら読み出し回路の出力ＤＯＵＴはＨｉｇｈレベルとなる。

図７に示す従来の読み出し回路において、ＭＯＳトランジスタ１０１，１０２のゲートに印加されるクランプ電位ＶＣＬＡＭＰが０．１Ｖであるとする。このとき、電流検出型のセンスアンプ１０３から読み出しセルに流れる電流（以下、リード電流とする）は、読み出しセルがＲＬの場合は５０ｕＡとなり、ＲＨの場合は２５ｕＡとなる。一方、参照セルＲＣでは、ＲＬの場合のリード電流とＲＨの場合のリード電流の中間値である３５ｕＡの電流（以下、リファレンス電流という）が流れる。

リファレンス電流の生成方法として、例えば、以下のような方法がある。
（方法１）ＲＬをとるメモリ素子とＲＨをとるメモリ素子に電流を流し、これらの電流を足して２で割る。すなわち、図８に示すように、ＲＬをとるメモリ素子とＲＨをとるメモリ素子とを並列に接続して、電流を流す。
（方法２）図９に示すように、ＲＬとＲＨの中間になるようにゲート電位を調整したＭＯＳ線型抵抗を用いる。

特開２００７−１１５３２０

しかし、上記（方法１）では、２つのメモリ素子が必要となり、しかも、これらをそれぞれＲＬ、ＲＨをとるように書き込む回路が必要となる。また、上記（方法２）では、ゲート電位を調整するための回路が別途必要となる。

そこで、本発明は、リファレンス電流を生成する参照セルを簡略化することができる記憶装置を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に記載の発明は、データの書き込み時と消去時とで抵抗値が異なるメモリ素子を有するメモリセルと、参照セルと、第１及び第２の入力ノードを有し、前記メモリセルと前記参照セルとにそれぞれ流れる電流の大きさを比較するセンスアンプと、前記メモリセルと前記第１のノードとの間に設けられ、前記第１のノードから前記メモリセルへ電流を流す第１ＭＯＳトランジスタと、前記参照セルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第２ＭＯＳトランジスタと、を備え、さらに、前記参照セルと前記第１ノードとの間に設けられ、前記第１のノードから前記参照セルへ電流を流す第３ＭＯＳトランジスタを設けた記憶装置とした。

また、請求項２に記載の発明は、データの書き込み時と消去時とで抵抗値が異なるメモリ素子を有するメモリセルと、参照セルと、第１及び第２の入力ノードを有し、前記メモリセルと前記参照セルとにそれぞれ流れる電流の大きさを比較するセンスアンプと、前記メモリセルと前記第１のノードとの間に設けられ、前記第１のノードから前記メモリセルへ電流を流す第１ＭＯＳトランジスタと、前記参照セルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第２ＭＯＳトランジスタと、を備え、さらに、前記メモリセルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第３ＭＯＳトランジスタを設けた記憶装置とした。

また、請求項３に記載の発明は、請求項１または請求項２に記載の発明において、前記メモリセルは、抵抗変化素子と、前記抵抗変化素子への電流供給をオン・オフ制御するアクセストランジスタと、を備えたこととした。

本発明によれば、第１〜第３のトランジスタのトランジスタサイズを調整することで参照セルに流れるリファレンス電流の電流値を決定することができる。これにより、リファレンス電流の電流値を決定するための回路を別途形成する必要がないため、リファレンス電流を生成する参照セルを簡略化することができる。

本実施形態に係る記憶装置の全体構成を示す図である。 メモリセルアレイの構成を示す図である。 読み出し回路の動作を説明するための図である。 センスアンプの動作を説明するための図である。 記憶装置の全体構成を示す図である。 読み出しセル及び参照セルの出力波形を示す図である。 従来の読み出し回路の構成を示す図である。 他の従来の読み出し回路の構成を示す図。 他の従来の読み出し回路の構成を示す図。

以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．記憶装置の全体構成
２．読み出し回路の構成
３．読み出し回路の動作
４．他の読み出し回路の構成及び動作

［１．記憶装置の全体構成］
まず、本実施形態に係る記憶装置の全体構成について、図面を参照して説明する。図１は本実施形態に係る記憶装置の全体構成を示す図である。

本実施形態に係る記憶装置１は、半導体ウエハ上に形成される半導体記憶装置であり、図１に示すように、メモリセルアレイ１０、ＢＬ書き込み回路１１、ＳＬ書き込み回路１２、読み出し回路１３、ＷＬデコーダ回路１４、入出力回路１５、制御回路１６有している。

制御回路１６は、入力されたアドレス信号や制御信号に基づいて、ＳＬ書き込み回路１２、読み出し回路１３、ＢＬ書き込み回路１１、ＷＬデコーダ回路１４を制御し、メモリセルアレイ１０へのデータの読み出しや書き込みを行うようにしている。読み出しのタイミングや書き込みタイミングは、制御信号とアドレス信号を受けた制御回路１６によって発生する。

データ（情報）の読み出しは、制御回路１６から出力されるアドレス信号と制御信号とによりＷＬデコーダ回路１４、読み出し回路１３が活性化し、メモリセルアレイ１０内のメモリセルＭＣが活性化されることによって行われる。読み出し回路１３によりメモリセルアレイ１０から読み出されたデータは、入出力回路１５から出力データＤｏｕｔとして出力される。

一方、書き込みでは制御回路１６から出力されるアドレス信号と制御信号とにより、入出力回路１５、ＷＬデコーダ回路１４が活性化する。さらに、入出力回路１５に入力された書き込情報である入力データＤｉｎに応じてＢＬ書き込み回路１１、ＳＬ書き込み回路１２からメモリセルアレイ１０内のメモリセルＭＣを活性化することによって、メモリセルＭＣに書き込みが行われる。制御回路１６内には書き込み基準電位を発生する回路があり、書き込み時のビット線ＢＬの電位、ソース線ＳＬの電位をコントロールする。

メモリセルアレイ１０は、複数のメモリセルＭＣを有しており、各メモリセルＭＣは、１つの抵抗変化素子Ｍと、この抵抗変化素子Ｍへの電流供給をオン・オフ制御する１つのアクセストランジスタＡＴとを備えている。

抵抗変化素子Ｍは、トンネル磁気抵抗素子であり、ビットデータを強磁性体の磁化の向きとして記憶させる記憶層と、トンネル絶縁膜と、磁化の向きが固定された磁化固定層とを積層した構造を有している。この抵抗変化素子Ｍでは、抵抗変化素子Ｍに供給する電流の向きによって記憶層の磁化の向きを調整し、抵抗変化素子Ｍの抵抗値を変化させて“１”または“０”の１ビット分のデータを記憶させている。また、抵抗変化素子Ｍに記憶されたデータを読み出す場合には、抵抗変化素子Ｍに抵抗値を変化させない程度の電位を印加して抵抗変化素子Ｍに流れる電流を検出し、抵抗変化素子の抵抗値に応じた電流値の大小によって“１”または“０”のデータを読み出している。なお、メモリ素子は、データの書き込み時と消去時とで抵抗値が異なるメモリ素子であればよく、抵抗変化素子Ｍに限られない。例えば、スピン注入メモリであってもよい。

図１に示すように、抵抗変化素子Ｍの一方端にはビット線ＢＬを接続するとともに、抵抗変化素子Ｍの他方端にはアクセストランジスタＡＴを介してソース線ＳＬを接続し、ビット線ＢＬとソース線ＳＬを介して抵抗変化素子Ｍに所定の電流を供給可能としている。

アクセストランジスタＡＴはＮＭＯＳトランジスタであって、ゲートをワード線ＷＬに接続しており、このワード線ＷＬによってゲートに所定の電位を印加することによりオン状態として、抵抗変化素子Ｍへの電流供給を可能としている。

抵抗変化素子Ｍ及びアクセストランジスタＡＴは、図１に示すように行列状に配置しており、列方向の素子配列に沿って、素子配列の左側にビット線ＢＬを、素子配列の右側にソース線ＳＬを素子配列ごと配設している。すなわち、各素子配列の上下に位置する抵抗変化素子Ｍ及びアクセストランジスタＡＴは、ビット線ＢＬとソース線ＳＬを共用しており、左右に隣り合った列方向の素子配列の間には、ビット線ＢＬとソース線ＳＬを１本ずつ設けている。なお、ビット線ＢＬとソース線ＳＬの配置は、逆であってもよい。

また、記憶装置１では、行方向の素子配列に沿って、素子配列の上側にワード線ＷＬを素子配列ごと配設して、左右に並んだアクセストランジスタＡＴは、ワード線ＷＬを共用している。説明の便宜上、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬは直線状としているが、必ずしも直線状となっている必要はない。本実施形態では、図１に示すように、４つの列方向の素子配列を１ブロックとしているが、一例であり、５つ以上の列方向の素子配列を１ブロックとしてもよい。

ここで、メモリセルＭＣへのデータ書き込み動作と、メモリセルＭＣからのデータの読み出し動作とについて説明する。スタンバイ状態では、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬの電位はそれぞれＧＮＤ（０Ｖ）である。なお、以下においては、書き込み対象のメモリセルを書き込みセルとし、読み出し対象のメモリセルを読み出しセルとする。また、ワード線ＷＬは、その電位が所定電位ＶＷＬであるときにアクティブ状態となるとする。

メモリセルＭＣへのデータの書き込みは、図２を参照して説明する。書き込みセルＭＣ−ａへのデータの書き込みは、書き込みセルＭＣ−ａに接続されたワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬの電位をそれぞれ、高レベル電位ＶＷＬ、ＧＮＤ、高レベル電位ＶＢＬとすることにより行う。これによりトンネル磁気抵抗素子である抵抗変化素子Ｍにビット線ＢＬからソース線ＳＬの方向へ磁化反転に十分な電流が流れる抵抗変化素子Ｍの状態が高抵抗状態（ＲＨ）から低抵抗状態（ＲＬ）に変化する。

また、メモリセルＭＣへの逆のデータの書き込みは、図２に示すように、書き込みセルＭＣ−ｂが接続されたワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬの電位をそれぞれ、高レベル電位ＶＷＬ、ＧＮＤ、高レベル電位ＶＳＬとすることによって行う。これにより、抵抗変化素子Ｍにソース線からビット線に磁化反転に十分な電流が流れて、抵抗変化素子Ｍの状態が低抵抗状態（ＲＬ）から高抵抗状態（ＲＨ）に変化する。

その他の非選択のメモリセルＭＣには書き込みは行われない。非選択のメモリセルＭＣとは、例えば、図２に示すメモリセルＭＣ−ｃやメモリセルＭＣ−ｄなどである。メモリセルＭＣ−ｃなどは、電位がＧＮＤとなっているワード線ＷＬにゲートが接続されており、その抵抗変化素子Ｍには電流が流れず、メモリセルＭＣへの書き込みは行われない。また、メモリセルＭＣ−ｄなどは、電位がＶＷＬとなっているワード線ＷＬにゲートが接続されているが、接続されているビット線ＢＬとソース線ＳＬが共にＧＮＤとなっており、同様に抵抗変化素子Ｍには電流が流れず、メモリセルＭＣへの書き込みは行われない。

一方、メモリセルＭＣからのデータの読み出しは、読み出しセルのワード線ＷＬをアクティブにし、ソース線ＳＬ又はビット線ＢＬに、磁化反転に必要な電流より以下、すなわち書き込み動作を行わない微小電位、例えば０．１Ｖといった微小電位を印加して行う。そして、抵抗変化素子Ｍに流れる電流を読み出し回路１３の後述するセンスアンプ２０により、抵抗値の状態を判別する。

［２．読み出し回路の構成］
ここで、読み出し回路１３について図３を参照して具体的に説明する。図３は本実施形態に係る記憶装置１に係る読み出し回路１３の動作を説明するための図である。

読み出し回路１３は、センスアンプ２０、第１ＭＯＳトランジスタ２１、第２ＭＯＳトランジスタ２２、第３ＭＯＳトランジスタ２３、オペアンプ２４，２５を備えている。

センスアンプ２０は、読み出しセルＭＣと参照セルＲＣに電流を供給して、読み出しセルＭＣに流れる電流の大きさと参照セルＲＣに流れる電流の大きさとを比較し、その比較結果に応じた信号を読み出しデータとして出力する。

第１ＭＯＳトランジスタ２１は、ビット線ＢＬの電位を所定の電位ＶＣＬＡＭＰにクランプするＮＭＯＳトランジスタである。この第１ＭＯＳトランジスタ２１は、ゲートにオペアンプ２４の出力ノードが接続され、ソースにオペアンプ２４の一方の入力ノードが接続され、ドレインにはセンスアンプ２０の第１のノードＮ１が接続されている。オペアンプ２４の他方の入力ノードには、微少なクランプ電位ＶＣＬＡＭＰが入力されて、これによりビット線ＢＬが電位ＶＣＬＡＭＰでクランプされ、読み出しメモリセルＭＣからのデータ読み出し時にメモリセルＭＣに印加される電位が微少な電位に制限される。

第２ＭＯＳトランジスタ２２は、参照用ビット線ＢＬＢの電位を所定の電位ＶＣＬＡＭＰにクランプするＮＭＯＳトランジスタである。この第２ＭＯＳトランジスタ２２は、ゲートにオペアンプ２５の出力ノードが接続され、ソースにオペアンプ２５の一方の入力ノードが接続され、ドレインにはセンスアンプ２０の第２のノードＮ２が接続されている。オペアンプ２５の他方の入力ノードには、微少なクランプ電位ＶＣＬＡＭＰが入力されて、これにより参照用ビット線ＢＬＢの電位がクランプされ、参照セルＲＣからのデータ読み出し時にメモリセルＭＣに印加される電位が微少な電位に制限される。

第３ＭＯＳトランジスタ２３は、第２ＭＯＳトランジスタ２２に加え、参照セルＲＣに電流を流すために設けられている。具体的には、後述するが、この第３ＭＯＳトランジスタ２３により、リファレンス電流を生成する参照セルの簡略化することができる。この第３ＭＯＳトランジスタ２３は、ソースにオペアンプ２５の一方の入力ノードが接続され、ドレインにはセンスアンプ２０の第１のノードＮ１が接続されている。そして、この第３ＭＯＳトランジスタ２３は、第２ＭＯＳトランジスタ２２と同様に参照用ビット線ＢＬＢの電位をクランプ電位ＶＣＬＡＭＰでクランプするように、ゲートにオペアンプ２５の出力ノードが接続される。

メモリセルＭＣや参照セルＲＣは、センスアンプ２０に接続するためのカラムスイッチ３１を介して接続される。そして、データ読み出し時には、読み出しメモリセルＭＣのビット線ＢＬに接続されたカラムスイッチ３１と参照セルＲＣに接続された参照用ビット線ＢＬＢに接続されたカラムスイッチがオン状態となる。そのため、センスアンプ２０の第１のノードＮ１に読み出しメモリセルＭＣがカラムスイッチ３１を介して接続され、センスアンプ２０の第２のノードＮ２に参照セルＲＣがカラムスイッチ３１を介して接続される。このとき、読み出しメモリセルＭＣが接続されたソース線ＳＬは、制御スイッチ３２によりグランドに接続される。

センスアンプ２０は、ＰＭＯＳトランジスタ４１〜４５、ＮＡＮＤ回路４６，４７により構成される。このセンスアンプ２０は、センス制御信号ＳＥＮＳＥにより制御される。センス制御信号ＳＥＮＳＥが電源電位ＶＤＤである場合には、ＰＭＯＳトランジスタ４１〜４３がオン状態となり、第１及び第２のノードＮ１，Ｎ２が電源電位ＶＤＤとなり、ＰＭＯＳトランジスタ４４，４５からなるラッチ回路４０がオフ状態となる。一方、センス制御信号ＳＥＮＳＥが電源電位ＶＤＤからグランド電位ＧＮＤになると、ＰＭＯＳトランジスタ４１〜４３がオン状態となり、第１及び第２のノードＮ１，Ｎ２が電源電位ＶＤＤとなり、ＰＭＯＳトランジスタ４４，４５からなるラッチ回路４０がオン状態に移行する。センスアンプ２０のラッチ回路がオン状態に移行すると、第１のノードＮ１と第２のノードＮ２のうち一方のノードが電源電位ＶＤＤに移行し、他のノードがグランド電位ＧＮＤとなる。ラッチ回路４０でラッチされた第１のノードＮ１と第２のノードＮ２の電位との電位差は、ＮＡＮＤ回路４６，４７により後段のロジック回路の電位レベルに変換され、出力電位ＶＯＵＴとして出力される。

このセンスアンプ２０の構成を図３を参照して具体的に説明する。ＰＭＯＳトランジスタ４１，４２は、ソースに電源が接続され、ゲートにセンス制御信号ＳＥＮＳＥが印加される。ＰＭＯＳトランジスタ４１のドレインには第１のノードＮ１が接続され、ＰＭＯＳトランジスタ４２のドレインには第２のノードＮ２が接続されている。ＰＭＯＳトランジスタ４３は、ソースにＰＭＯＳトランジスタ４２のドレインが接続され、ドレインにＰＭＯＳトランジスタ４１のドレインが接続され、ゲートには、センス制御信号ＳＥＮＳＥが印加される。このＭＯＳトランジスタ４３は、オン状態において第１のノードＮ１と第２のノードＮ２とが同一電位になるようにしている。

上述したように、ＰＭＯＳトランジスタ４４，４５によりラッチ回路４０が構成される。ＭＯＳトランジスタ４４は、ソースに電源電位ＶＤＤの電源が接続され、ドレインに第１のノードＮ１及びＰＭＯＳトランジスタ４５のゲートが接続され、ゲートにＰＭＯＳトランジスタ４５のゲートが接続されている。また、ＰＭＯＳトランジスタ４５は、ソースに電源電位ＶＤＤの電源が接続され、ドレインに第２のノードＮ２及びＰＭＯＳトランジスタ４４のゲートが接続され、ゲートにＰＭＯＳトランジスタ４４のドレインが接続されている。センス制御信号ＳＥＮＳＥがグランド電位ＧＮＤであるきは、ＰＭＯＳトランジスタ４１〜４３がオン状態となり、第１のノードＮ１及び第２のノードＮ２は電源電位ＶＤＤに保持され、ラッチ回路４０は非動作状態となる。一方、センス制御信号ＳＥＮＳＥが電源電位ＶＤＤであるときには、ＰＭＯＳトランジスタ４１〜４３がオフ状態となり、ラッチ回路４０は動作状態となる。ラッチ回路４０は動作状態となると、リード電流Ｉ２ａの電流値とリファレンス電流Ｉ１ｂの電流値に応じた出力を行う。リード電流Ｉ２ａの電流値がリファレンス電流Ｉ１ｂよりも大きい場合、すなわち、読み出しセルがＲＬの場合には、第１のノードＮ１の電位が第２のノードＮ２の電位よりも小さくなる。一方、リード電流Ｉ２ａの電流値がリファレンス電流Ｉ１ｂよりも小さい場合、すなわち、読み出しセルがＲＨの場合には、第１のノードＮ１の電位が第２のノードＮ２の電位よりも大きくなる。

また、上述したように、ＮＡＮＤ回路４６，４７は電位変換に用いられる。ＮＡＮＤ回路４６は、一方の入力ノードにＰＭＯＳトランジスタ４４のドレインが接続され、他方の入力ノードにＮＡＮＤ回路４７の入力ノードが接続されている。また、ＮＡＮＤ回路４７は、一方の入力ノードにＰＭＯＳトランジスタ４５のドレインが接続され、他方の入力ノードにＮＡＮＤ回路４６の入力ノードが接続され、そして、ＮＡＮＤ回路４７の出力は出力ノードから出力ＤＯＵＴとして出力されるようになっている。

［３．読み出し回路の動作］
以上のように構成されたセンスアンプ２０の動作について図４，５を参照して具体的に説明する。なお、図４では、制御スイッチ３２によりソース線ＳＬとグランドとが接続され、カラムスイッチ３１により第１のノードＮ１とビット線ＢＬとが接続されたときの状態を示している。

読み出し回路１３では、読み出し動作を行う前は、センス制御信号ＳＥＮＳＥとしてグラインド電位が印加され、カラムスイッチ３１及び制御スイッチ３２がオフされた状態となっている。このとき、ラッチ回路４０は非動作状態となっており、第１のノードＮ１と第２のノードＮ２は、電源電位（ここでは、１．８Ｖ）となっている（図５中、ｔ１参照）。

次に、読み出し動作を開始すると、図５中、ｔ２に示すように、読み出し回路１３では、カラムスイッチ３１及び制御スイッチ３２をオン状態にされる。このとき、第１のノードＮ１と第２のノードＮ２は、共に電源電位であり、ラッチ回路４０は非動作状態である。

次に、図５中、ｔ３に示すように、センス制御信号ＳＥＮＳＥを印加せずに、ＰＭＯＳトランジスタ４１，４２をオフ状態にすると、第１及び第２のノードＮ１，Ｎ２の電位は下がり始める。そして、第１及び第２のノードＮ１，Ｎ２のいずれかの電位が所定の閾値以下になると、所定の閾値以下となっていないノードの電位を上げるようにラッチ回路４０が動作する。例えば、リード電流Ｉ２ａの電流値がリファレンス電流Ｉ１ｂよりも大きい場合には、第１のノードＮ１の電位が第２のノードＮ２の電位よりも小さくなる。そして、最終的には、第１のノードＮ１から出力される出力ＯＵＴの値が電源電圧ＶＤＤとなり、第２のノードＮ２から出力される出力ＯＵＴＢの値がグランド電位ＧＮＤとなる（図５中、ｔ４参照）。一方、リード電流Ｉ２ａの電流値がリファレンス電流Ｉ１ｂよりも小さい場合には、第１のノードＮ１の電位が第２のノードＮ２の電位よりも大きくなる。も大きい場合には、第１のノードＮ１の電位が第２のノードＮ２の電位よりも小さくなる。そして、最終的には、第１のノードＮ１から出力される出力ＯＵＴがグランド電位ＧＮＤとなり、第２のノードＮ２から出力される出力ＯＵＴＢが電源電圧ＶＤＤとなる。なお、リード電流Ｉ２ａ及びリファレンス電流Ｉ１ｂの電流値は後で詳細に説明する。

次に、ＮＡＮＤ回路４６，４７において、出力ＯＵＴと出力ＯＵＴＢの電位差を、後段のロジック回路に対応する電位差に増幅し、出力ＯＵＴの出力レベルがＨｉｇｈレベルかＬｏｗレベルかを判定し、読み出しセルに書き込まれたデータが “１”か“０”か判別する。例えば、出力ＯＵＴの値が出力ＯＵＴＢの値よりも大きい場合には、出力ＯＵＴの出力レベルがＨｉｇｈレベルと判定し、選択された読み出しセルに書き込まれたデータが “１”であると判定する。一方、出力ＯＵＴの値が出力ＯＵＴＢの値よりも小さい場合には、出力ＯＵＴの出力レベルがＬｏｗレベルと判定し、選択された読み出しセルに書き込まれたデータが “０”であると判定する。このようにして“１”か“０”か判別されたデータは、ＮＡＮＤ回路４７の出力ノードから出力ＤＯＵＴとして出力される。

以下、リード電流Ｉａ２の電流値及びリファレンス電流Ｉ１ｂの電流値ついて具体的に説明する。

図４に示す読み出し回路１３では、回路内に流れる電流Ｉ１，Ｉ１ａ，Ｉ１ｂ，Ｉ２，Ｉ２ａを以下の式で表すことができる。なお、読み出し回路１３では、第１ＭＯＳトランジスタ２１のトランジスタサイズをＷｃ、第２ＭＯＳトランジスタ２２のトランジスタサイズをＷｂ、第３ＭＯＳトランジスタ２３のトランジスタサイズをＷａとし、Ｗａ＋Ｗｂ＝Ｗｃであることを前提としている。また、 Ｉ１＝ＶＣＬＡＭＰ／ＲＬ
Ｉ１＝Ｉ１ａ＋Ｉ１ｂ
Ｉ１ａ＝Ｉ１×Ｗａ／(Ｗａ＋Ｗｂ)
Ｉ１ｂ＝Ｉ１×Ｗｂ／(Ｗａ＋Ｗｂ)
Ｉ２＝ＶＣＬＡＭＰ／ＲＬ 又は Ｉ２＝ＶＣＬＡＭＰ／ＲＨ
Ｉ２ａ＝Ｉ２＋Ｉ１ａ

ここで、抵抗変化素子Ｍが高抵抗状態をＲＨ（４ＫΩ）、低抵抗状態をＲＬ（２ＫΩ）とし、読み出しメモリセルＭＣはＲＨ又はＲＬのいずれかの状態であるとする。また、参照セルの抵抗変化素子Ｍは、低抵抗状態をＲＬ（２ＫΩ）に設定されているとする。また、クランプ電位ＶＣＬＡＭＰは０．１Ｖとする。さらに、第１〜第３ＭＯＳトランジスタ２１〜２３のトランジスタサイズは、Ｗａ：Ｗｂ：Ｗｃ＝１：７：８とする。
この場合、
Ｉ２ａ（ＲＨ）＝ ５６μＡ
Ｉ２ａ（ＲＬ）＝ ３１μＡ
Ｉ１ｂ ＝ ４４μＡ
となる。

このように、リファレンス電流Ｉ１ｂの電流値は、ＲＨとＲＬの中間の電流値とすることができる。すなわち、第１〜第３トランジスタ２１〜２３のトランジスタサイズを調整することでリファレンス電流Ｉ１ｂの電流値を決定することができる。

従って、参照セルの抵抗値がＲＬの状態でも、Ｗａ：Ｗｂ：Ｗｃの割合を調整することでラッチ回路から流す電流値を決定することが可能となり、参照セルＲＣをＲＬをとる素子のみで構成しても、読み出し回路を構成できる。

このように本実施形態に係る記憶装置１では、第１及び第２の入力ノードＮ１，Ｎ２を有し、メモリセルＭＣと参照セルＲＣとにそれぞれ流れる電流の大きさを比較するセンスアンプ２０と、第１及び第２ＭＯＳトランジスタ２１，２２とを有している。第１ＭＯＳトランジスタ２１は、メモリセルＭＣと第１のノードＮ１との間に設けられ、第１のノードＮ１からメモリセルＭＣへ電流を流す。また、第２ＭＯＳトランジスタ２２は、参照セルＲＣと第２のノードＮ２との間に設けられ、第２のノードＮ２からメモリセルＭＣへ電流を流す。さらに、本実施形態に係る記憶装置１では、参照セルＲＣと第１のノードＮ１との間に設けられ、第１のノードＮ１から参照セルＲＣへ電流を流す第３ＭＯＳトランジスタ２３を有している。そして、第１〜第３ＭＯＳトランジスタ２１〜２３のトランジスタサイズを調整することで、参照セルＲＣへ所望の電流値のリファレンス電流Ｉ１ｂを流すことができ、例えば、ＲＬおよびＲＨリードの際の読み出しセル側電流の中間にすることができる。従って、参照セルがＲＬをとる素子のみでよく、読み出し回路を構成でき、従来必要とされていた、ＲＬおよびＲＨの両方の書き込み回路や、ゲート電位を調整する回路が不要となる。
［４．他の読み出し回路の構成及び動作］

次に、他の読み出し回路１３Ａについて図６を参照して具体的に説明する。この読み出し回路１３Ａは、ＲＨ状態の参照セルに流れる電流をリファレンス電流Ｉ１ａ’として用いるための回路である。図６は本実施形態に係る他の読み出し回路１３Ａの動作を説明するための図である。

読み出し回路１３Ａは、上述した読み出し回路１３と基本構成は同様であるが、第３ＭＯＳトランジスタ２３に代わり、第３ＭＯＳトランジスタ２３Ａを備える点で異なる。これにより、ＲＨをとる参照セルに流れる電流をリファレンス電流Ｉ１ａ’として用いることができる。なお、読み出し回路１３と同様の構成については、同一符号を付して説明を省略する。また、読み出し回路１３Ａの基本的な動作は、読み出し回路１３と同様であるため説明を省略する。

第３ＭＯＳトランジスタ２３Ａは、第１ＭＯＳトランジスタ２１に加え、メモリセルＭＣに電流を流すために設けられている。具体的には、この第３ＭＯＳトランジスタ２３Ａにより、リファレンス電流Ｉ１ａ’を生成する参照セルの簡略化することができる。この第３ＭＯＳトランジスタ２３Ａは、ソースにオペアンプ２４の一方の入力ノードが接続され、ドレインにはセンスアンプ２０の第２のノードＮ２が接続されている。そして、この第３ＭＯＳトランジスタ２３Ａは、第１ＭＯＳトランジスタ２１と同様にビット線ＢＬの電位をクランプするように、ゲートにオペアンプ２４の出力ノードが接続される。

図６に示す読み出し回路１３Ａでは、回路内に流れる電流Ｉ１’，Ｉ１ａ’，Ｉ１ｂ’，Ｉ２’，Ｉ２ａ’を以下の式で表すことができる。なお、読み出し回路１３Ａでは、第１ＭＯＳトランジスタ２１のトランジスタサイズをＷｂ、第２ＭＯＳトランジスタ２２のトランジスタサイズをＷｃ、第３ＭＯＳトランジスタ２３ＡのトランジスタサイズをＷａとし、Ｗａ＋Ｗｂ＝Ｗｃであることを前提としている。
Ｉ１’＝ＶＣＬＡＭＰ／ＲＨ
Ｉ１ａ’＝Ｉ１’＋Ｉ２ａ’
Ｉ２’＝ＶＣＬＡＭＰ／ＲＬ 又は Ｉ２’＝ＶＣＬＡＭＰ／ＲＨ
Ｉ２’＝Ｉ２ｂ’＋Ｉ２ａ’
Ｉ２ａ’＝Ｉ２’×Ｗａ／(Ｗａ＋Ｗｂ)
Ｉ２ｂ’＝Ｉ２’×Ｗｂ／(Ｗａ＋Ｗｂ)

ここで、抵抗変化素子Ｍが高抵抗状態をＲＨ（４ＫΩ）、低抵抗状態をＲＬ（２ＫΩ）とし、読み出しメモリセルＭＣはＲＨ又はＲＬのいずれかの状態であるとする。また、参照セルの抵抗変化素子Ｍは、低抵抗状態をＲＬ（２ＫΩ）に設定されているとする。また、クランプ電位ＶＣＬＡＭＰは０．１Ｖとする。さらに、第１〜第３ＭＯＳトランジスタ２１〜２３のトランジスタサイズは、Ｗａ：Ｗｂ：Ｗｃ＝１：７：８とする。
この場合、
Ｉ１ａ’ ＝ ３１μＡ
Ｉ２ｂ’（ＲＨ）＝ ４３μＡ
Ｉ２ｂ’（ＲＬ）＝ ２１μＡ
となる。

従って、参照セルの抵抗値がＲＨの状態でも、Ｗａ：Ｗｂ：Ｗｃの割合を調整することでラッチ回路４０から流す電流値を決定することが可能となり、参照セルＲＣをＲＨをとる素子のみで構成しても、読み出し回路を構成できる。

このように本変形例に係る記憶装置では、第１及び第２の入力ノードＮ１，Ｎ２を有し、メモリセルＭＣと参照セルＲＣとにそれぞれ流れる電流の大きさを比較するセンスアンプ２０と、第１及び第２ＭＯＳトランジスタ２１，２２とを有している。第１ＭＯＳトランジスタ２１は、メモリセルＭＣと第１のノードＮ１との間に設けられ、第１のノードＮ１からメモリセルＭＣへ電流を流す。また、第２ＭＯＳトランジスタ２２は、参照セルＲＣと第２のノードＮ２との間に設けられ、第２のノードＮ２からメモリセルＭＣへ電流を流す。メモリセルＭＣと第２のノードＮ２との間に設けられ、この第２のノードＮ２からメモリセルＭＣへ電流を流す第３ＭＯＳトランジスタ２３Ａを有しており、これにより、第１〜３ＭＯＳトランジスタ２１〜２３のトランジスタサイズを調整することで、ＲＨの参照セルＲＣへ所望の電流値のリファレンス電流Ｉ１ａ’を流すことができ、例えば、ＲＬおよびＲＨリードの際の読み出しセル側電流の中間にすることができる。従って、参照セルがＲＨの素子のみの使用で、読み出し回路を構成でき、従来技術では必要とされていた、ＲＬおよびＲＨの両方の書き込み回路や、ゲート電位を調整する回路が不要となる。

１ 記憶装置
２０ センスアンプ
２１ 第１ＭＯＳトランジスタ
２２ 第２ＭＯＳトランジスタ
２３，２３Ａ 第３ＭＯＳトランジスタ
Ｍ 抵抗変化素子
ＭＣ メモリセル
Ｎ１ 第１のノード
Ｎ２ 第２のノード
ＲＣ 参照セル

Claims (3)

1. データの書き込み時と消去時とで抵抗値が異なるメモリ素子を有するメモリセルと、
   参照セルと、
   第１及び第２の入力ノードを有し、前記メモリセルと前記参照セルとにそれぞれ流れる電流の大きさを比較するセンスアンプと、
   前記メモリセルと前記第１のノードとの間に設けられ、前記第１のノードから前記メモリセルへ電流を流す第１ＭＯＳトランジスタと、
   前記参照セルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第２ＭＯＳトランジスタと、を備え、
   さらに、前記参照セルと前記第１ノードとの間に設けられ、前記第１のノードから前記参照セルへ電流を流す第３ＭＯＳトランジスタを設けた記憶装置。
2. データの書き込み時と消去時とで抵抗値が異なるメモリ素子を有するメモリセルと、
   参照セルと、
   第１及び第２の入力ノードを有し、前記メモリセルと前記参照セルとにそれぞれ流れる電流の大きさを比較するセンスアンプと、
   前記メモリセルと前記第１のノードとの間に設けられ、前記第１のノードから前記メモリセルへ電流を流す第１ＭＯＳトランジスタと、
   前記参照セルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第２ＭＯＳトランジスタと、を備え、
   さらに、前記メモリセルと前記第２のノードとの間に設けられ、前記第２のノードから前記メモリセルへ電流を流す第３ＭＯＳトランジスタを設けた記憶装置。
3. 前記メモリセルは、抵抗変化素子と、前記抵抗変化素子への電流供給をオン・オフ制御するアクセストランジスタと、を備えた請求項１または請求項２に記載の記憶装置。

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