KR101847890B1 - 슈도 페이지 모드 메모리 아키텍쳐 및 방법 - Google Patents

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Abstract

비휘발성 메모리 어레이는 복수의 워드 라인들 및 복수의 칼럼들을 포함한다. 칼럼들 중에 하나는 제1, 제2, 제3, 및 제4 신호 라인들에 커플된 쌍안정 재생 회로를 더 포함한다. 칼럼은 또한 제1 및 제2 신호 라인들에 커플된 전류 운반 단자들 및 복수의 워드 라인들 중에 하나에 커플된 제어 단자를 갖는 비휘발성 메모리 셀을 포함한다. 칼럼은 제1 트랜지스터 및 제2 트랜지스터를 더 포함한다. 제1 트랜지스터는 쌍안정 재생 회로의 제1 단자 및 제5 신호 라인에 커플된다. 제2 트랜지스터는 쌍안정 재생 회로의 제2 단자에 커플된 제1 전류 운반 단자, 및 제6 신호 라인에 커플된 제2 전류 운반 단자를 갖는다. 제1 및 제2 트랜지스터들의 게이트 단자들은 제7 신호 라인에 커플 된다.

Description

슈도 페이지 모드 메모리 아키텍쳐 및 방법{PSEUDO PAGE MODE MEMORY ARCHITECTURE AND METHOD}
본 발명은 메모리 집적회로에 관한 것으로, 특히, 비휘발성 스태틱 랜덤 억세스 메모리에 관한 것이다.
반도체 기억 소자들은 데이터를 저장하는 전자 시스템들에 널리 사용되어 왔다. 일반적으로 반도체 메모리들은 비휘발성 메모리들 및 휘발성 메모리들의 두가지 타입들을 포함할 수 있다. 에스램(SRAM) 소자 또는 디램(DRAM) 소자와 같은 휘발성 메모리 소자는 전원이 중단될 때 저장된 데이터를 잃어버린다. 이와 대조적으로, 플래쉬 이피롬(flash EPROM) 또는 자기 랜덤 억세스 메모리(MRAM)와 같은 비휘발성 기억 소자는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 비휘발성 메모리가 데이터를 저장하는데 사용된다.
도 1a는 스핀 전송 토크 자기 랜덤 억세스 메모리(STT MRAM) 셀의 형성에 사용되는 자기 터널 접합(MTJ) 구조체(10)의 단략화한 단면도이다. 자기 터널 접합(10)은 부분적으로 기준층(12, reference layer), 터널링층(14) 및 자유층(16, free layer)을 포함한다. 기준층(12) 및 자유층(16)은 강자성체막들이다. 터널층(14)은 비자성막이다. 기준층(12)의 자화 방향은 고정되며 변화되지 않는다. 그러나, 자유층(16)의 자화 방향은, 충분히 많은 전류를 자기 터널 접합 구조체를 관통시키는 것에 의하여, 변화될 수 있다. 도 1a에서는, 기준층(12) 및 자유층(16)이 동일한 자화방향을 갖는다. 즉, 상기 기준층(12) 및 자유층(16)은 평행한 상태에 있다. 도 1b에서는, 기준층(12) 및 자유층(16)이 서로 반대의 자화방향들을 갖는다. 즉, 상기 기준층(12) 및 자유층(16)은 반평행한 상태에 있다. 도 1c에서는, 기준층(12) 및 자유층(16)이 자유층(16) 및 터널링층(14)의 계면에 의해 정의된 면에 수직하고 동일한 자화방향을 갖는다. 도 1d에서는, 기준층(12) 및 자유층(16)이 자유층(16) 및 터널층(14)의 상기 계면에 의해 정의된 면에 수직하고 반대의 자화방향들을 갖는다.
도 1a에 개시된 바와 같은 평행한 상태로부터 도 1b에 개시된 바와 같은 반평행한 상태로 스위칭하기 위하여, 기준층(12)의 전압 전위(voltage potential)은 자유층(16)의 전압 전위보다 상대적으로 증가된다. 이러한 전압 차이는 자유층(16)으로부터 기준층(12)로 흐르는 스핀 분극된 전자들이 그들의 각운동량을 전송하도록 하고, 자유층(16)의 자화방향을 도 1b에 개시된 바와 같은 반평행한 상태로 변화시킨다. 반평행한 상태로부터 평행한 상태로 스위칭하기 위하여, 자유층(16)의 전압 전위가 기준층(12)의 전압 전위보다 상대적으로 증가된다. 이러한 전압 차이는 기준층(12)으로부터 자유층(16)로 흐르는 스핀 분극된 전자들이 그들의 각운동량을 전송하도록 하고, 자유층(16)의 자화방향을 도 1a에 개시된 바와 같은 평행한 상태로 변화시킨다.
평행한 상태로부터 비평행한 상태로 또는 그 역으로 스위치하기 위하여, 자기 터널 접합(10)에 인가되는 전압 및 자기 터널 접합을 통하여 흐르는 전류는 각각의 문턱 값들 보다 커야 한다. 상기 스위칭이 발생되도록 문턱 전압을 초과하는 전압을 스위칭 전압(Vc)이라 한다. 이와 유사하게, 상기 스위칭이 발생되도록 문턱 전류을 초과하는 전류를 스위칭 전류(Ic)라 한다. 잘 알려진 바와 같이, 자유층(16) 및 기준층(12)이 동일한 자화방향을 갖는 경우(평행한 상태), 자기 터널 접합(10)은 상대적으로 낮은 저항을 갖는다. 반대로, 자유층(16) 및 기준층(12)이 반대의 자화방향들을 갖는 경우(반평행한 상태), 자기 터널 접합(10)은 상대적으로 높은 저항을 갖는다. 자기 터널 접합(MTJ)의 물리적 특성들 때문에, 자기 터널 접합의 상태를 평행한 상태로부터 반평행한 상태로 변화시키기 위하여 요구되는 임계 전류는 보통 자기 터널 접합의 상태를 반평행한 상태로부터 평행한 상태로 변화시키기 위하여 요구되는 임계 전류보다 크다.
도 2a는 스핀 전송 토크 자기 랜덤 억세스 메모리(STT-MRAM) 셀(30)을 함께 형성하는 자기 터널 접합(10) 및 결합된 선택 트랜지스터(20)를 보여 준다. NMOS 트랜지스터는 본질적으로 PMOS 트랜지스터에 비하여 높은 전류 구동, 낮은 문턱전압 및 작은 면적을 가지기 때문에, 트랜지스터(20)는 보통 NMOS 트랜지스터이다. 아래에서 더 설명하는 것과 같이, 자기 랜덤 억세스 메모리 셀(30)에서 "1"을 기록하기 위하여 사용되는 전류는 "0"을 기록 위하여 사용되는 전류와 다르다. 이러한 두 개의 기록 조건들 동안에 전류 흐름의 방향의 비대칭은 트랜지스터(20)의 게이트-소오스 전압(gate-to-source voltage)의 비대칭에 의해 야기된다. 따라서, "0"을 기록하기 위한 충분한 전류를 배출(deliver)하기 위하여 채택된 기록 드라이버 회로(write driver circuit), "1"의 기록하기 위한 충분한 전류를 제공하지 못할 수 있다. 유사하게, "1"의 기록을 위한 충분한 전류를 배출(deliver)하기 위하여 채택된 기록 드라이버 회로는 "0"의 기록을 위한 허용된 전류 레벨보다 큰 전류를 배출(deliver)할 수 있다.
다음의 설명에서, 결합된 자기 터널 접합의 자유 및 기준층들이 평행한(P) 상태일 때, 즉, 자기 터널 접합이 낮은 저항을 나타낼 때, 자기 랜덤 억세스 메모리 셀은 로직 "0" 상태인 것으로 정의된다. 이러한 낮은 저항 상태는 다른 표기법으로 Rlow 상태 또는 Rp 상태로 나타낸다. 반대로, 결합된 자기 터널 접합의 자유 및 기준층들이 반평행한(AP) 상태일 때, 즉, 자기 터널 접합이 높은 저항을 나타낼 때, 자기 랜덤 억세스 메모리 셀은 로직 "1" 상태로 정의된다. 이러한 높은 저항 상태는 다른 표기법으로 Rhigh 상태 또는 RAP 상태로 나타낸다. 이에 더하여, 아래에서, 도 2a에 개시된 바와 같이, 자기 터널 접합의 기준층은 그것에 결합된 트랜지스터와 마주하는 것으로 가정한다. 이로 인하여, 위에서 설명된 것과 같이, 화살표 35의 방향(상방향, up direction)을 따라 흐르는 전류는 (i) 평행한 상태로부터 반평행한 상태로 스위칭하여 "1"을 기록하거나, (ii) 결합된 자기 터널 접합의 이미 설정된 반평행한 상태를 안정시킬 수 있다. 마찬가지로, 화살표 40의 방향(하방향, down direction)을 따라 흐르는 전류는 (i) 반평행한 상태로부터 평행한 상태로 스위칭하여 "0"을 기록하거나, (ii) 결합된 자기 터널 접합의 이미 설정된 평행한 상태를 안정시킬 수 있다. 하지만, 다른 실시예들에서 이러한 배치는 반대로 되어, 자기 터널 접합의 자유층이 결합된 트랜지스터와 마주 볼 수도 있다. 이러한 실시예들(미도시함)에서, 화살표 35의 방향을 따라 흐르는 전류는 (i) 반평행한 상태로부터 평행한 상태로의 스위칭을 야기시키거나, (ii) 결합된 자기 터널 접합의 이미 설정된 평행한 상태를 안정시킬 수 있다. 마찬가지로, 이러한 실시예들에서, 화살표 40의 방향을 따라 흐르는 전류는 (i) 평행한 상태로부터 반평행한 상태로의 스위칭을 야기시키거나, 이미 설정된 반평행한 상태를 안정시킬 수 있다. 도 2b는, 저장된 데이터에 의존하여 저항이 변화되는 저장 요소로서 보여진 자기 터널 접합(10)을 포함하는 도 2a의 자기 랜덤 억세스 메모리 셀(30)의 도식적인 그림이다. 전류가 화살표 35를 따라 흐를 때 자기 터널 접합은 그것의 상태를 (i) 평행한 상태에서 반평행한 상태로 변화시키고, 전류가 화살표 40을 따라 흐를 때, 자기 터널 접합은 그것의 상태를 (ii) 반평행한 상태에서 평행한 상태로 변화시킨다.
상술된 바와 같이, 반평행한 상태로부터 평행한 상태 혹은 그 역으로 자기 터널 접합을 스위칭하기 위하여 요구되는 전압은 임계 값(Vc)을 초과해야 한다. 이러한 전압에 대응되는 전류를 임계 전류(Ic)라 한다. 도 3은 다양한 기록 사이클들 동안에 자기 터널 접합 상태의 변화 (또는 그것의 저항)를 나타낸다. 평행한 상태(저 저항 상태)로부터 반평행한 상태(고 저항 상태)로 전이시키기 위하여, 양의 전압의 Vc가 인가된다. 반평행한 상태로 되면, 인가된 전압을 제거하는 것이 자기 터널 접합의 상태에 영향을 주지 않는다. 이와 마찬가지로, 반평행한 상태로부터 평행한 상태로 전이시키기 위하여, 음의 전압의 Vc가 인가된다. 평행한 상태로 되면, 인가된 전압을 제거하는 것이 자기 터널 접합의 상태에 영향을 주지 않는다. 자기 터널 접합이 반평행한 상태이고 전압을 받아들이지 않거나 매우 작은 전압을 받아들일 때, 자기 터널 접합의 저항은 고 저항(Rhigh)이 된다. 이와 마찬가지로, 자기 터널 접합이 평행한 상태이고 전압을 받아들이지 않거나 매우 작은 전압을 받아들일 때, 자기 터널 접합의 저항은 저 저항(Rlow)이 된다.
도 4a는, "0"을 저장하기 위하여 반평행한 상태(예컨대, 고 저항 상태, 또는 로직 "1" 상태)로부터 평행한 상태(예컨대, 저 저항 상태, 또는 로직 "0" 상태)로 스위칭하도록 프로그램된 자기 터널 접합(10)을 보여 준다. 자기 터널 접합(10)이 초기에 로직 "1"상태 또는 반평행한 상태인 것으로 간주된다. 상술된 바와 같이, "0"을 저장하기 위하여, 임계 전류 보다 큰 전류(Ic)가 트랜지스터(20)를 통하여 화살표(40)의 방향으로 흐른다. 이를 달성하기 위하여, 트랜지스터(20)의 소오스 노드(SL)는 저항 통로(미도시함)를 경유하여 접지 전위(ground potential)에 커플(couple)되고, 양의 전압(Vpp)이 트랜지스터(20)의 게이트 노드(워드 라인 WL)에 인가되고, 양의 전압(Vcc)이 트랜지스터(20)의 드레인 노드(비트라인 BL)에 인가된다.
도 5는, 도 4a 및 도 4b에 도시된 자기 터널 접합(10)과 같은 일반적인 자기 터널 접합에 대하여, 대략 25 내지 35 ns 사이에서 일어나는 기록 "0" 동작 및 45 내지 55 ns 사이에서 일어나는 기록 "1" 동작 동안에 노드들(WL, SL, SN, BL)의 전압 레벨들의 예시적인 타이밍 다이어그램(timing diagram)이다. 공급 전압(Vcc)은 1.8 볼트(volts)라 가정한다. 공통 선택 신호인 신호 CS 뿐만 아니라 신호 WL은 3.0 볼트의 높은 프로그램 전압(Vpp)으로 승압(boost) 되었음을 보여 준다. 기록 "0" 동작 동안에, 노드들(BL, SL, SN)의 전압들은 각각 대략 1.43V, 0.34V 및 0.88V과 동일한 것으로 보여지고 있다. 기록 "1" 동작 동안에, 노드들(BL, SL, SN)의 전압들은 각각 대략 0.23V, 1.43V, 및 0.84V 와 동일한 것으로 보여지고 있다. 도시하지 않았지만, 이런 예시적인 컴퓨터 시뮬레이션(simulation)을 위하여, 기록 "0" 및 "1" 동작들 동안에 자기 터널 접합을 통하여 흐르는 전류들은 각각 121 ㎂ 및 99.2 ㎂이다.
도 4b는 "1"을 저장하기 위하여 평행한 상태로부터 반평행한 상태로 스위칭하도록 프로그램된 자기 터널 접합을 보여 준다. 초기에 자기 터널 접합(10)은 로직 "0" 또는 평행한 상태인 것으로 간주한다. "1"을 저장하기 위하여, 임계 전류보다 큰 전류(Ic)가 화살표(35)의 방향으로 트랜지스터(20)를 통하여 흐른다. 이를 성취하기 위하여, 전압 Vcc가 저항 경로(미도시함)를 경유하여 노드 SL에 공급되며, 전압 Vpp이 노드 WL에 공급되고, 접지 전위가 저항 경로(미도시함)를 경유하여 노드 BL에 공급된다. 따라서, 기록 "1" 동작 동안에, 트랜지스터(20)의 게이트-소오스(gate-to-source) 전압은 (VWL-WSN)이 되고, 트랜지스터(20)의 드레인-소오스(drain-to-source) 전압은 (VSL-VSN)이 된다.
널리 사용되는 일반적인 메모리 소자들은 다양한 한계들을 겪는다. 예를 들면, 디램(DRAM)은 가격 이익을 제공하며 에스램(SRAM)은 속도의 장점을 제공한다. 그러나, 디램 및 에스램 모두는 휘발성 메모들이며 전원 공급 없이는 데이터를 보존할 수 없다. 이와는 달리, 플래쉬(flash)와 같은 일반적인 비휘발성 메모리들은 느린 프로그램밍 시간 및 높은 테스트 비용의 문제점들이 있다. 본 발명의 실시예들에 따르면, 스핀 전송 토크 램(STT-RAM, spin transfer torque-random access memory)과 자기 랜덤 억세스 메모리들(MRAM)은 디램의 가격 이익, 에스램의 빠른 읽기 및 기록 성능, 및 플래쉬 메모리의 비휘발성 특성을 제공할 수 있다. 본 발명의 실시예들에서, 자기 랜덤 억세스 메모리들(MRAM)은 임베디드(embedded) 에스램, 플래쉬 및 디램을 대체(replace)하도록 사용될 수 있다.
본 발명의 실시예들에 따르면, 메모리 어레이 아키텍쳐 및 연관된 방법들이 제공된다. 일 실시예에서, 비휘발성 메모리 어레이의 메모리 셀들은 칼럼들(columns) 내에 배열된다. 특정 예에서, 메모리 셀은 트랜지스터에 직렬로 커플된 자기 터널 접합을 포함한다. 칼럼 내의 각 메모리 셀은, 2개의 공통 데이터 라인들에 커플된 2개의 전류 운반 단자들 및 워드 라인에 커플된 제어 단자를 갖는다. 상기 칼럼은, 또한 2개의 데이터 라인들에 커플된 I/O 단자들을 갖는 쌍안정(bistable) 재생 회로를 포함한다. 쌍안정 재생 회로의 전원 및 접지 단자들은 2개의 제어 신호 라인들에 커플 된다. 활성화될 때, 쌍안정 재생 회로는 메모리 셀에 기록된 데이터를 유지(hold)하는데 사용되거나, 메모리 셀로부터 데이터를 판독하는데 사용될 수 있다. 이러한 응용에 따라, 칼럼 내의 쌍안정 재생 회로는, 예컨대, 페이지 모드(page mode) 또는 버스트 모드(burst mode) 메모리 동작들을 수행하는데 사용될 수 있다. 단순히 예일 뿐이지만, 일부 실시예들은 DDR(double data rate) DRAM 동작을 에뮬레이트(emulate) 하는 데에 적용될 수 있다. 하지만, 본 발명의 실시예들이 더 넓은 범위에 응용되는 것은 자명한 것이다.
일 실시예에서, 비휘발성 메모리 어레이는 복수의 워드 라인들 및 복수의 칼럼들을 포함한다. 적어도 하나의 칼럼은 쌍안정 재생 회로를 더 포함한다. 쌍안정 재생 회로는 제1 신호 라인에 커플된 제1 단자, 제2 신호 라인에 커플된 제2 단자, 제3 신호 라인에 커플된 제3 단자, 및 제4 신호 라인에 커플된 제4 단자를 갖는다. 상기 칼럼은 또한 비휘발성 메모리 셀을 포함한다. 비휘발성 메모리 셀은 제1 신호 라인에 커플된 제1 전류 운반 단자, 제2 신호 라인에 커플된 제2 전류 운반 단자, 및 복수의 워드 라인들 중에서 하나에 커플된 제어 단자를 갖는다. 상기 칼럼은 제1 트랜지스터 및 제2 트랜지스터를 더 포함한다. 제1 트랜지스터는 쌍안정 재생 회로의 제2 단자에 커플된 제1 전류 운반 단자, 및 제5 신호 라인에 커플된 제2 전류 운반 단자를 갖는다. 제2 트랜지스터는 쌍안정 재생 회로의 제2 단자에 커플된 제1 전류 운반 단자, 제6 신호 라인에 커플된 제2 전류 운반 단자를 갖는다. 제1 및 제2 트랜지스터들의 게이트 단자들은 제7 신호 라인에 커플된다.
본 발명의 다른 실시예들에 따르면, 비휘발성 메모리 어레이를 형성하는 방법 및 비휘발성 메모리 어레이의 동작 방법이 또한 제공된다.
본 발명의 성향 및 장점들의 더 많은 이해는 아래의 명세서 및 도면들을 참조하여 구현될 수 있다.
본 발명의 실시예들에 따르면, 스핀 전송 토크 램(STT-RAM) 과 같은 자기 랜덤 억세스 메모리들(MRAM)은 디램의 가격 이익, 에스램의 빠른 읽기 및 기록 성능, 및 플래쉬 메모리의 비휘발성 특성을 제공한다.
도 1a는 공지된 바와 같이, 평행한 자화 상태 일 때의 자기 랜덤 억세스 메모리(MRAM) 셀의 자기 터널 접합 구조의 간략화된 단면도이다.
도 1b는 공지된 바와 같이, 반평행한 자화 상태 일 때의 도 1a의 자기 터널 접합 구조를 보여 준다.
도 1c는 공지된 바와 같이, 평행한 자화 상태 일 때의 자기 랜덤 억세스 메모리(MRAM) 셀의 자기 터널 접합 구조의 간략화된 단면도이다.
도 1d는 공지된 바와 같이, 반평행한 자화 상태 일 때의 도 1c의 자기 터널 접합 구조를 보여 준다.
도 2a는 공지된 바와 같이, 결합된 선택 트랜지스터에 커플된 자기 터널 접합 구조의 다수의 층들을 보여 준다.
도 2b는 공지된 바와 같이, 도 2a의 자기 터널 접합 구조 및 그것에 결합된 선택 트랜지스터를 도식화한 그림이다.
도 3은 공지된 바와 같이, 인가된 전압들에 반응하여 도 2a의 자기 터널 접합 구조의 저항들의 변화를 보여 준다.
도 4a는 공지된 바와 같이, 반평행한 상태로부터 평행한 상태로 스위칭하도록 프로그램된 자기 터널 접합 구조를 보여 준다.
도 4b는 공지된 바와 같이, 평행한 상태로부터 반평행한 상태로 스위칭하도록 프로그램된 자기 터널 접합 구조를 보여 준다.
도 5는 공지된 바와 같이, 기록 "0" 및 "1" 동작들 동안에 자기 랜덤 억세스 메모리와 결합된 다수의 신호들의 예시적인 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 자기 랜덤 억세스 메모리 및 이에 결합된 기록 및 읽기 회로의 블록 다이어그램이다.
도 7은 본 발명의 일 실시예에 따른 결합된 기록 및 읽기 회로를 보여주는 자기 랜덤 억세스 메모리의 일부의 도식화된 다이어그램이다.
도 8은 본 발명의 변형 실시예에 따른 결합된 기록 및 읽기 회로를 보여주는 자기 랜덤 억세스 메모리의 일부의 도식화된 다이어그램이다.
도 9는 본 발명의 일 실시예에 따른 기록 회로를 개시하는 자기 랜덤 억세스 메모리의 일부의 도식화된 다이어그램이다.
도 10은 본 발명의 일 실시예에 따른 도 9의 회로의 기록 동작을 나타내는 타이밍 다이어그램이다.
도 11은 본 발명의 일 실시예에 따른 페이지 모드 기록 회로를 개시하는 자기 랜덤 억세스 메모리의 일부의 도시화된 다이어그램이다.
도 12는 본 발명의 일 실시예에 따른 기록 동작을 나타내는 타이밍 다이어그램이다.
도 13은 본 발명의 일 실시예에 따른 DDR 8-비트 버스트 모드 기록 동작을 나타내는 타이밍 다이어그램이다.
도 14는 본 발명의 일 실시예에 따른 DDR 4-비트 버스트 모드 기록 동작을 나타내는 타이밍 다이어그램이다.
도 15는 본 발명의 일 실시예에 따른 DDR 4-비트/8-비트 버스트 모드 읽기 동작을 나타내는 타이밍 다이어그램이다
도 6은 본 발명의 일 실시예에 따른 자기 랜덤 억세스 메모리 어레이 및 결합된 기록 및 읽기 회로(100)(이하에서, MRAM(100) 이라 함)의 블록 다이어그램이다. MRAM(100)은 칼럼 선택 드라이버들에 의해 선택되는 다수의 어레이 블록들, 다수의 글로벌 기록, 다수의 글로벌 센스 앰프(SA)), 다수의 글로벌 워드 라인(GWL) 회로들, 및 제어 회로를 포함한다. 각 블록은 MRAM 셀들의 어레이(102)(즉, 메모리 어레이 타일(memory array tile) 또는 MAT)를 포함할 수 있다. MAT(102)의 행들은 하나 또는 그 이상의 서브 워드 라인(SWL) 회로들에 의해 선택되고, MAT(102)의 열들은 하나 또는 그 이상의 로컬 칼럼 선택 회로들(104, LCS)에 의해 선택된다. 각 블록의 코너들은 어레이 갭 영역(110)을 포함한다. 어레이 갭 영역(10)은 아래에서 좀더 구체적으로 설명한다. 일 실시예에 따르면, MRMA(100)은 또한 읽기 및/또는 기록 동작들을 위한 레지스터 블록(107)을 포함한다.
도 7은 본 발명의 일 실시예에 따른 MRAM(100)의 일부의 도식화된 다이어그램(200)이다. 도식화된 다이어그램(200)은 메모리 어레이 타일(102), 로컬 칼럼 선택 회로(104), 어레이 갭(110) 및 글로벌 센스 앰프 (SA)를 포함하는 것을 보여 준다.
메모리 어레이 타일(102)은 다수의 MRAM 셀들을 포함한다. MRAM 셀들의 선택 트랜지스터들은 도 6을 참조하여 상술한 서브 워드 라인(SWL) 회로들 및 글로벌 워드 라인(GWL) 회로들에 의해 구동되는 워드 라인들(WL0-WLn)에 커플된다. MRAM 셀들은 또한 소오스 라인(SL, 210) 및 비트 라인(BL, 212) 쌍에 커플된다. 메모리 어레이 타일은 로컬 칼럼 선택 회로(104)에 의해 선택 가능한 다수의 소오스 라인(SL) 및 비트 라인(BL) 쌍들을 포함한다. 로컬 칼럼 선택 회로(104)는, 칼럼 선택(215, CS) 신호, 프리챠지(235, precharge, PRE) 신호, 격리 탑(isolation top, ISOT) 신호, 및 격리 바텀(isolation bottom, ISOB) 신호의 제어 하에, 메모리 어레이 타일(102) 내의 선택된 소오스 라인(SL) 및 비트 라인(BL) 쌍을 한 쌍의 MSL(220) 및 MBL(230) 라인들에 커플시키는 n-채널 선택 트랜지스터 쌍들을 포함한다. 로컬 칼럼 선택 회로는, 격리 탑(ISOT) 또는 격리 바텀(ISOB) 신호들 중의 하나를 인에이블시키는 것에 의하여, 로컬 칼럼 선택 회로(104) 위 또는 아래의 인접한 메모리 어레이 타일(102)을 커플시킬 것인지를 결정한다. 도 7에 개시된 예에서, 격리 탑(ISOT)를 인에이블시키고 격리 바텀(ISOB)를 인에이블시키지 않는 것에 의하여, 위의 메모리 어레이 타일이 선택된다. 칼럼 선택 드라이버들에 의해 구동된 칼럼 선택(CS) 신호에 의하여 다수의 소오스 라인(SL) 및 비트 라인(BL) 쌍들 중의 하나가 선택되고, 선택된 소오스 라인(SL) 및 비트 라인(BL) 쌍은 각 MSL 라인 및 MBL 라인들에 커플 된다. 프리챠지(PRE)가 인에이블되지 않을 때, 소오스 라인(SL)/비트 라인(BL) 및 각 MSL/MBL 라인들은 기록 또는 읽기 동작 모드를 위해 준비된다. MSL(220) 및 MBL(230)은 로컬 칼럼 선택 회로(104)로부터 어레이 갭(110)에 커플된다.
어레이 갭(110)은 로컬 기록 회로(250, local write circuit) 및 로컬 읽기 회로(255, local read circuit)를 포함한다. 개시된 바와 같이, 로컬 기록 회로(250)는 인에블 기록 신호(260, enable write signal, ENW) 및 글로벌 기록 라인(230, global write line, GWRL)에 커플된다. 이 실시예에서, 로컬 기록 회로(250)는 2개의 기록 드라이버 회로들(251, 252)을 포함하고, 2개의 기록 드라이버 회로들(251, 252)의 각각은 직렬로 연결된 2개의 피모스(PMOS) 트랜지스터들 및 2개의 엔모스(NMOS) 트랜지스터들을 포함한다. 인에블 기록 신호(260, ENW), 글로벌 기록 라인(280, GWRL), 및 이들의 상보적인(complementary) 신호들은 기록 드라이버들(251, 252)에 커플된다. 기록 모드 동작 동안에, 로컬 기록 회로(250)는, 인에블 기록 신호(ENW) 및 글로벌 기록 라인(GWRL)을 포함하는 다수의 인에블 기록 라인들의 제어 하에 MSL 및 MBL 라인들(및 각 소오스 라인 및 비트 라인 쌍)을 구동한다.
도 7에서, 로컬 읽기 회로(255)는 전원(power supply)에 커플된 트랜지스터 M5 및 접지에 커플된 트랜지스터 M3를 포함한다. 트랜지스터들 M5, M3는 인에블 읽기(240, enable read, ENR) 회로 및 그것의 보완 요소(complement)에 각각 커플된다. 도 7에 개시된 바와 같이, 트랜지스터 M3은 MBL(230)을 접지 전압에 커플 시키고, 반면에, 트랜지스터 M5는 MSL(220)을 전원에 커플 시킨다. MBL 라인은 또한 글로벌 기록 라인(GWRL)에 커플 되고, 전류(ID1)은 MBL 내에 흘러서 트랜지스터 M4을 통하여 전류 거울(current mirror)의 트랜지스터 M1로 흐른다. 또한, 도 7은, 신호(GREF) 및 전류 거울의 트랜지스터 M2를 통하여 흐르는 전류(ID2)에 커플된 글로벌 센스 증폭기(global sense amplifier, SA)를 개시한다.
도 8은 본 발명의 변형 실시예에 따른 결합된 기록 및 읽기 회로를 보여주는 MRAM의 일부의 도식화된 다이어그램이다. 도 8은, 도 7을 참조하여 상술된 회로들과 유사하게, 메모리 어레이 타일(102), 로컬 칼럼 선택 회로(104), 어레이 갭(110) 및 글로벌 센스 증폭기(SA)를 개시한다. 이 실시예에서, 읽기 및 기록 회로들은, GBL 및 GSL 신호 라인들에 커플된 글로벌 읽기/기록(global read/write) 블록에 포함된다. GBL 및 GSL은, 어레이 갭(array gap) 블록 내의 신호 ENIO의 제어 하에, 한 쌍의 패스 트랜지스터들을 통하여 MBL 및 MSL에 각각 커플된다.
도 9는 본 발명의 일 실시예에 따른 읽기/기록 회로를 개시하는 MRAM의 일부의 도식화된 다이어그램이다. 도 9는, 도 7 및 도 8에 개시된 메모리 어레이 타일(102) 및 로컬 칼럼 선택 회로(104)와 유사한 메모리 어레이 타일(102) 및 로컬 칼럼 선택 회로(304)를 포함하는 복수의 칼럼들 중의 하나를 개시한다. 다만, 도 9에 개시된 로컬 칼럼 선택 회로(304)는 쌍안정 재생 회로(310, bistable regenerative circuit)를 포함한다. 쌍안정 재생 회로(310)는 제1 신호 라인(BLn)에 커플된 제1 단자(311, first terminal), 제2 신호 라인(SLn)에 커플된 제2 단자(312), 제3 신호 라인(WPU)에 커플된 제3 단자, 및 제4 신호 라인(WPDB)에 커플된 제4 단자를 갖는다. 이러한 구체적인 실시예에서, 쌍안정 재생 회로(310)는 래치(latch)를 형성하는 크로스-커플된(cross-coupled) 씨모스(CMOS) 트랜지스터들을 포함한다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 쌍안정 재생 회로들도 또한 사용될 수 있다.
도 9에서, 메모리 어레이 타일(102)은 도 7 및 도 8에 메모리 셀들과 유사한 비휘발성 메모리 셀들을 포함한다. 이 실시예들에서, 비휘발성 메모리 셀은 스핀 전송 토크 램(STT-RAM) 셀이다. 여기에서 설명되는 실시예들이 그 셀의 저항적 특성의 변화에 의해 메모리 상태가 결정되는 메모리 셀을 사용할지라도, 다른 메모리 셀들 또한 사용될 수 있다는 것은 당업자에게 자명할 것이다. 예컨대, 이러한 다른 메모리 셀들은 EEPROM, FLASH, FeRAM, PRAM, MRAM 및 RRAM(resistive RAM) 등을 포함할 수 있다. 이에 더하여, 본 발명의 실시예들은, 또한, 시리얼 포트 인터페이스(serial port interface, SPI), 익스트림 데이터 레이트(extreme data rate, XDR), 저 전압 차이 시그널링(low voltage differential signaling, LVDS), 및 시리얼 포트 메모리 기술(serial port memory technology, SPMT) 등을 갖는 메모리들에 적용될 수 있다. 이에 더하여, 본 발명의 실시예들은, 예컨대, 에스램(SRAM) 또는 디램(DRAM) 등과 같은 다른 메모리 구조들에 적용될 수도 있다. 도 7 및 도 8에 도시된 바와 같이, 메모리 어레이 타일(102) 내의 각 비휘발성 메모리 셀은, 제1 신호 라인(BLn)에 커플된 제1 전류 운반 단자(first current carrying terminal), 제2 신호 라인(SLn)에 커플된 제2 전류 운반 단자, 및 복수의 워드 라인들(WL) 중의 하나에 커플된 제어 단자(control terminal)을 갖는다.
도 9에 개시된 로컬 칼럼 선택 회로(304)는, 쌍안정 재생 회로(310)의 제1 단자(311)에 커플된 제1 전류 운반 단자 및 제5 신호 라인(MBL)에 커플된 제2 전류 운반 단자를 갖는 제1 트랜지스터(321)을 또한 포함한다. 로컬 칼럼 선택 회로(304)는, 쌍안정 재생 회로(310)의 제2 단자(312)에 커플된 제1 전류 운반 단자 및 제6 신호 라인(MSL)에 커플된 제2 전류 운반 단자를 갖는 제2 트랜지스터(322)를 또한 포함한다. 트랜지스터들(321, 322)의 게이트 단자들은, 본 예시에서 칼럼 선택 신호인 n 번째 신호 라인(CSn)에 커플 된다.
구체적인 실시예에서, 쌍안정 재생 회로(310)의 단자들(311, 312)은 서로에 대하여 로직 보완 요소들(logic complements)인 전압 신호들을 전달한다. 이에 더하여, 신호 라인들(BLn, SLn)은 서로에 대하여 로직 보완 요소들인 전압 신호들을 전달한다. 신호 라인들(WPU, WPDB)도 서로에 대하여 로직 보완 요소들인 전압 신호들을 전달한다. 나아가서, 신호 라인들(MBL, MSL)도 서로에 대하여 로직 보완 요소들인 전압 신호들을 전달한다. 물론, 신호 라인들의 다른 어레인지먼트들(other arrangements)도 또한 사용될 수 있다.
이 실시예에서, 비휘발성 메모리 셀은, 직렬로 커플된 자기 터널 접합(magnetic tunnel junction) 및 트랜지스터를 포함하는 스핀 전송 토크 램 셀(Spin Transfer Torque RAM cell, STT-RAM cell)이다. 스핀 전송 토크 램 셀(STT-RAM cell)은 2개의 신호 라인들(BL, SL)에 커플 된다. 자기 터널 접합은 신호 라인들 중의 하나에 커플된 제1 단자를 갖는다. 트랜지스터는, 비휘발성 메모리 셀의 제1 전류 운반 단자에 커플된 제1 전류 운반 단자, 비휘발성 메모리 셀의 제어 단자에 커플된 게이트 단자, 및 자기 터널 접합의 제2 단자에 커플된 제2 전류 운반 단자를 갖는다.
도 9에서, 신호 라인들(WPU, WPDB, MBL, MSL)은 복수의 칼럼들에 해당한다. 일 실시예에 따르면, 신호 라인들 WPU, WPDB는 제어 로직(control logic) 회로에 커플 되고, 신호 라인들 MBL, MSL은 기록 드라이버 회로 및 센싱 회로(sensing circuit)에 커플 된다. 신호 라인 CSn은 복수의 칼럼들의 하나에 해당하고 칼럼 선택 회로(column selection circuit)에 커플 된다.
본 발명의 일 실시예에 따르면, 상술된 메모리 어레이는 또한 다음의 동작들을 수행하기 위한 회로들을 포함한다.
상기 비휘발성 메모리 셀로부터 데이터를 읽는 것;
상기 쌍안정 재생 회로 내에서 상기 비휘발성 셀로부터 데이터를 래치(latch)하는 것; 및
상기 쌍안정 재생 회로 내에서 래치된 데이터를 사용하여 상기 비휘발성 기억 셀을 프로그램 하는 것.
예를 들면, 비휘발성 메모리 셀로부터 판독(read)된 데이터는 도 6에 개시된 레지스터 블록(107) 내에 유지(hold)될 수 있으며, 그리고 나서, 도 9의 로컬 칼럼 선택 회로(304) 내의 쌍안정 재생 회로(310)로 래치(latch)될 수 있다.
본 발명의 다른 실시예에 따르면, 상술된 메모리 어레이는 또한 다음의 동작들을 수행하기 위한 회로들을 포함할 수 있다.
상기 복수의 칼럼들 중의 상기 하나에 제1 데이터를 제공하는 것;
상기 복수의 칼럼들 중에서 제2의 하나로부터 제2 데이터를 판독(read)하는 것;
상기 복수의 칼럼들 중의 상기 하나 및 상기 복수의 칼럼들 중의 상기 제2의 하나 내의 쌍안정 재생 회로들에 상기 제1 데이터 및 상기 제2 데이터를 각각 래치(latch)시키는 것; 및
상기 쌍안정 재생 회로들 내에 래치된 상기 데이터들을 사용하여 상기 칼럼들 내의 상기 비휘발성 메모리 셀들을 프로그램 하는 것.
이 실시예에서, 비휘발성 메모리 셀들의 읽기(판독) 및 프로그램(기록)는 읽기/기록 회로들 및 상술된 신호 라인들의 다양한 조합들에 의해 성취될 수 있다. 이에 대한 구체적인 설명은 후술한다.
도 10은 본 발명의 일 실시예에 따른 도 9의 회로의 기록 동작을 나타내는 타이밍 다이어그램(timing diagram)이다. 보다 구체적으로, 4개의 메모리 어레이 쌍안정 재생 회로들(310)을 사용하는 기록 동작이 설명된다. 기록 사이클 동안에, 기록 드라이버들(예컨대, 도 7 및 도 8에 개시된 것과 같이)은, 상술된 다양한 신호 라인들의 제어 하에, MBL 및 MSL을 선택된 칼럼의 비트 라인(BL) 및 소오스 라인(SL)에 드라이버(drive)시킨다. 일 실시예에서, 칼럼 선택(CS) 신호가 비활성화(de-activated)된 후에도, 쌍안정 재생 회로(310)는 비트 라인(BL) 및 소오스 라인(SL)을 계속 구동(drive)시킨다.
읽기/기록 동작의 일 실시예에서, 선택된 행 및 열 어드레스들(WL, CS)이 각각 턴온(turn on) 되고, 선택된 비트 상의 상기 데이터는 도 7에 개시된 전류 거울 프리-증폭기 회로(current mirror pre-amplifier circuit)을 사용하여 판독된다. 글로벌 센스 증폭기(SA)로부터의 데이터(도 7 참조, DR)는, 도 7에 개시된 로컬 기록 드라이버를 통하여 반복되어 글로벌 기록 드라이버들(글로벌 센스 증폭기 다음으로)를 통하여 동시적으로 재기록 된다(written back). 이때, 신호 라인 WPU는 하이(high)로 활성화 되고, 신호 라인 WPDB는 로우(low)로 활성화 된다. 칼럼 어드레스가 변화되고 기록 동작을 유지한 후에도 워드 라인(WL)이 비활성화될 때까지 이러한 어레인지먼트(arrangement)는 데이터를 래치시킬 것이다. 반대의 데이터(opposite data)를 선택된 비트에 기록하기 위하여, 새로운 데이터는 기록 드라이버들로 전송되고 칼럼 어드레스는 다시 턴온 된다. 로컬 기록 드라이버(예컨대, 도 7에 개시된 기록 회로(250))는 비트 라인(BL) 및 소오스 라인(SL) 상의 크로스-커플된 기록 유지 래치 및 플립 양극성을 극복할 것이다.
도 10의 상기 타이밍 다이어그램은 클럭 신호들(CK, CKB), (4개의 DIN을 보여 주는) 데이터 신호들(DQn), MBL/MSL, CS, WPDB, WPU, 및 WL을 개시한다. 일 실시예에서, 버퍼링 시간(buffering time) 동안에, 입력 데이터는 유효하다(available). 도 10은, 4의 버스트 길이(burst length)를 갖는 더블 데이터 레이트(double date rate, DDR) 버스트 기록 사이클을 개시한다. 데이터-인(data-in)은 상기 메모리 클럭의 양의 에지(positive edge) 및 음의 에지(negative edge)에 등록된다. 데이터-인은 상기 데이터-인 버스트의 끝까지 등록되고 홀딩(holding)된다. 4개의 비트들 모두가 등록되자 마자, 이들은 동시에 전송된다. 각 비트는 그것의 칼럼 어드레스(이 예에서는 CS0, CS1, CS2, CS3)에 의해 선택된 대응되는 래치(310)에 기록된다. 이 아키텍쳐에서, 4개의 비트들은 MSL0, MSL1, MSL2, MSL3 및 MBL0, MBL1, MBL2, MBL3를 통하여 동시에 전송될 수 있다. 전송 시간(transfer time) 동안에, 4개의 데이터 비트들은, 서로에 대하여 로직 보완요소들인 전압 신호들을 운반시키는 MBL[0:3] 및 MSL[0:3]에 제공된다. 복수의 칼럼들은 상기 칼럼 선택[0:3](CS[0:3]) 신호들에 의하여 선택된다. 신호 라인들(WPU, WPDB)의 활성화와 함께, 4개의 데이터 비트들 모두는, 도 9에 개시된 이들의 각 쌍안정 재생 회로(310) 내에 래치(latch) 된다. 신호 라인들(WPU, WPDB)이 모든 메모리 어레이 타이들의 공통이기 때문에, 비활성화된 칼럼들은 상기 쌍안정 재생 회로(310) 내에 래치된 임의의 데이터(arbitrary data)를 가질 것이다. 이러한 아키텍쳐에서, 유효한 데이터(valid data)가 쌍안정 재생 회로(310)에 기록되면, 공통의 신호 라인들(WPU, WPDU)를 갖는 모든 행들은 기록(write)될 것이다. 칼럼 어드레스 카운터(column address counter)는 페이지 전체(행 전체)를 위한 칼럼 어드레스를 생성하는데 사용될 수 있다. 메모리 어레이 타일이 기록되는 동안, 사용자는 단지 명기하는 것(specify)이 필요하다. 시작 어드레스(start address)는 상기 페이지의 최하위 비트(least significant bit, LSB)일 수 있으며, 상기 페이지의 마지막 칼럼 어드레스를 자동적으로 증가시키는 인크레멘트(increment)일 수 있다. 상기 페이지 전체(entire page) 내 상기 래치(310)가 유효한 데이터를 포함하는 경우에, 상기 페이지의 워드라인(WL)은 활성화되어, 상기 페이지 전체의 데이터를 상기 각 메모리 셀들 내로 전송한다. 상기 기록 시간(write time)은 상기 워드라인이 활성화되는 시간의 길이에 의존한다. 따라서, 상기 기록 시간은 도 10에서 "프로그램 가능한 연장 시간(programmable extension time)"으로 표시된다. 상술된 실시 예는 4 비트의 페이지 크기(page size)를 나타낸다. 하지만, 본 발명이 페이지 크기에 한정되지 않는다. 메모리 페이지 크기는, 예를 들면, 8로부터 8192까지 변화될 수 있다. 메모리 어레이 타일 내 MSL 및 MBL 라인들의 수는, 예를 들면, 4 내지 8 쌍들의 라인들로 제한될 수 있다. 상기 페이지 크기가 8 보다 큰 경우에, 4 또는 8의 버스트(burst)가, 같은 4 또는 8의 MSL 및 MBL 라인들을 사용하여 순차적으로 행해질 수 있다. 예를 들면, 4쌍의 MSL/MBL 라인들을 갖는 1024의 페이지 크기에 대하여, 256 순차적 4-비트 칼럼 버스트(256 sequential 4-bit column burst)가, 페이지 전체를 기록 위해 요구된다.
도 11은 본 발명의 일 실시예에 따른 페이지 모드 기록 회로(page mode write circuitry)를 개시하는 자기 랜덤 억세스 메모리의 일부의 도시화된 다이어그램이다. 도 11은, 도 9의 메모리 어레이 타일(102) 및 로컬 칼럼 선택 회로(304)와 유사하고 쌍안정 재생 회로(310)를 포함하는 메모리 어레이 타일(102) 및 로컬 칼럼 선택 회로(404)를 포함하는 복수의 칼럼들 중에 하나를 개시한다. 도 11의 로컬 칼럼 선택 회로(404)도 또한 트랜지스터들(331, 332)를 포함한다. 트랜지스터(331)은 쌍안정 재생 회로(310)의 단자(311)과 신호 라인(BLn) 사이에 커플 된다. 트랜지스터(332)는 쌍안정 재생 회로(310)의 단자(312)과 신호 라인(SLn) 사이에 커플 된다. 트랜지스터들(331, 332)의 게이트 단자들은 신호 라인(CSn)에 커플 된다. 상술된 바와 같이, 신호 라인(CSn)은 칼럼 선택 기능들과 관계가 있다. 도 11의 실시예는, 칼럼 선택 신호(CSn)의 제어 하에, 쌍안정 재생 회로(310)를 상부 메모리 어레이 타일 및 하부 메모리 어레이 타일 모두로부터 격리시킨다. 트랜지스터들(331, 332)는, 상기 페이지 전체가 기록되지 않기 위하여 선택적인 기록을 허용한다. 다른 실시예는 다수의 WPU 및 WPDB 라인들을 사용하여 칼럼들을 디코딩(decode)한다. 도 11에 개시된 실시예에서, 데이터는 제1 버스트가 완료된 후에 기록될 수 있다. (도 14 참조). 다른 실시예에 따르면, 상기 버스트들은 많은 버스트들 내에서 페이지가 시행되도록 반복될 수 있다. 일 실시예에 따르면, 카운터(counter)는 다른 칼럼들 내 쌍안정 재생 회로(310) 내 데이터를 래치시키기 위하여 기록 어드레스를 자동적으로 증가시키는 것에 사용될 수 있다.
본 발명의 일 실시예에 따르면, 메모리 소자 내에 데이터를 기록하기 방법이 제공된다. 비휘발성 메모리의 일부 예들은 상술한 바와 같다. 그러나, 이 방법은 복수의 워드 라인들, 및 복수의 칼럼들 내에 배열된 메모리 셀들을 포함하는 휘발성 또는 비휘발성 메모리 소자에 적용 가능하다. 이때, 상기 휘발성 또는 비휘발성 메모리 소자의 칼럼들의 각각은 쌍안정 재생 회로, 및 상기 칼럼 내 메모리 셀들의 적어도 일부로부터 상기 쌍안정 재생 회로를 격리시키는 격리 트랜지스터들을 포함한다. 상기 방법은 다음의 스텝들을 포함한다.
시작 칼럼 어드레스(starting column address)를 갖는 제1 복수의 데이터들을 받아들이는 것;
상기 제1 복수의 데이터들을, 상기 시작 칼럼 어드레스에 근거하여 대응되는 제1 복수의 칼럼들 내 쌍안정 재생 회로들 내에 래치(latch)시키는 것; 및
상기 래치된 데이터를 상기 대응되는 제1 다수의 칼럼들 내 메모리 셀들 내에 동시에 기록하는 것.
상술된 방법의 특정의 실시예에서, 상기 데이터의 래칭(latching)은 연장되는 기록 시간 내에서 순차적으로 수행된다. 다른 실시예에 따르면, 상기 제1 다수의 데이터들은 N 데이터 비트들을 포함한다(N 은 버스트 길이(burst length)). 다른 실시예에서, 상기 메모리는 N 데이터 비트들을 래치시키도록 설정되고, 상술된 래칭 스텝은, 모든 N 데이터 비트들이 연장된 기록 시간 내에서 대응되는 N 칼럼들 내에 래치될 때까지, 반복된다.
예를 들면, 1 기가헤르츠(GHz) 동작에서, 칼럼 사이클 시간은 전형성적으로 1 GHz (1ns)이다. 8-비트 버스트 기록 동작에서, 8개의 비트들의 데이터들은 상기 메모리에 순차적으로 제공된다. 프로세서(processor)에 의하여 상기 메모리에 제공되는 시작 어드레스(start address)와 함께, 7개의 순차적인 칼럼 어드레스들이 상기 시작 어드레스로부터 생성될 수 있다. 8개의 비트들 모두가 등록되거나 저장된 후에, 이들은, 8개의 디코딩된 칼럼 선택 라인들을 활성화시키는 것 및 8개의 MSL-MBL 쌍들을 통하여 데이터를 드라이빙(driving)하는 것에 의하여, 로컬 칼럼 쌍안정 재생 회로들(310)에 동시에 전송된다. 이때, 신호 라인들(WPU, WPDB)은 구동되어 상기 쌍안정 재생 회로들(310)을 활성화시킨다. MSL 및 MBL이 상기 칼럼 선택(CS) 라인을 직접적으로 통하여 상기 소오스 노드(SN) 및 비트라인(BL)을 구동시키는 동안에, 상기 쌍안정 재생 회로(310)는 상기 데이터를 래치시키고, 상기 스토리지 노드(SL) 및 비트라인(BL)을 연적으로 구동시킬 것이다. 그리고 나서, 8개의 비트들의 데이터들은 8개의 칼럼들에 대한 래치들로부터 동시에 기록된다. 이 실시예에서, 랜덤 칼럼 어드레스는 제공되어, 랜덤 백-투-백 버스트 기록(random back-to-back burst write)을 허용하는 다음의 버스트 사이클을 초기화시킬 수 있다. 여기서, 상기 쌍안정 재생 회로(310)는, 필요한 경우에 더 많은 전류 구동을 제공하기 위한 리피터(repeater) 또는 드라이버(driver)로서 작용할 수 있다. 따라서, 상기 쌍안정 재생 회로(310)는 기록-래치-드라이버(310, write-latch-driver)라 한다.
일 실시예에서, 페이지 모드 스킴(page mode scheme)은 도 9를 참조하여 상술되었다. 예를 들면, N 비트들의 데이터들은 동작 속도(예를 들면, 1 GHz 사이클)로 모든 기록-래치-드라이버들(310)에 한꺼번에 래치 된다. 그리고 나서, 상기 연장된 기록 시간(예컨대, 15ns 동안 워드라인(WL)이 하이(high)인 것) 동안에 상기 페이지를 활성화시키는 것(행을 턴온 시키는 것)에 의하여 상기 페이지 전체가 기록된다. 기록 전에 변하지 않은 데이터가 판독되고 래치 되는 상황에서 오직 하나의 비트가 변화되는 것이 필요할지라도, 이 스킴(scheme)은 페이지 전체를 기록할 수 있다. 이 스킴은 기록 연장 시간에 제한되지 않는 장점을 갖는다.
다른 실시예에서, 랜덤 버스트 기록은 도 11에 개시된 회로를 사용하여 수행될 수 있다. 여기서, 상술된 스텝들과 유사한 스텝들이 상기 데이터-인 및 어드레스를 래치 시키고 생성시키는 것에 사용될 수 있다. 다만, 상기 워드 라인(WL) 및 신호 라인들(WPU/WPDB)은 상기 기록 싸이클의 시작 시점에서 턴온 될 수 있다 (도 13 및 도 14에 개시된 것과 아래에서 설명되는 것 참조). 이러한 경우에, 상기 기록 시간은 오직 상기 버스트 길이 시간(burst length time)에 의하여 연장된다. 이 스킴은 랜덤 백 투 백 버스트 기록 억세스(random back to back burst write access)에 사용될 수 있다. 이 실시예는 또한 페이지 기록(page write)을 수행하는 데에 사용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 기록 동작을 나타내는 타이밍 다이어그램이다. 본 발명의 실시예들에서, 상기 비휘발성 메모리 어레이 및 방법들은 종래의 디램(DRAM)을 모방하는 데 사용될 수 있다. 도 12에 개시된 타이밍 신호들은 종래의 디램을 위한 클록(clock) 신호들(CK, CKB), 명령 신호(CMD), 어드레스 신호(ADDR), 및 데이터 신호들(DQS, DQSB)을 포함한다. 도 12는 또한 상술된 상기 비휘발성 메모리 어레이들의 동작들을 위한 데이터 신호(DQn) 및 짝수 및 홀수 칼럼 어드레스 신호들(CS_ev, CS_od)을 보여 준다. 시간(T4)에서 기록 동작은, 다음의 프리-챠아지 사이클(tWPRE, next pre-charge cycle) 전에 지연 시간(delay time)에 의하여 수행된다.
도 13은 본 발명의 일 실시예에 따른 디디알 8-비트 버스트 모드 기록 동작(DDR 8-bit burst mode write operation)을 나타내는 타이밍 다이어그램이다. 도 13은, 종래의 디램의 동작을 위한 도 12를 참조하여 상술된 신호들(CK, CKB, CMD, ADDR, DQs)을 포함한다. 또한, 도 13은, 본 발명의 실시예들에 따른 상기 비휘발성 메모리의 동작을 위하여 도 10을 참조하여 설명한 신호들(WL, DQn, MBL/MSL, CS, WPDB, WPU)을 포함한다.
8-비트 디디알 버스트 억세스(8-bit DDR burst access)에서 상술된 비휘발성 메모리를 사용하는 실시예에서, 디코딩된 워드라인(WL)은, 칼럼 선택(CS) 신호들 전에 또는 칼럼 선택(CS) 신호들과 동시에 활성화될 수 있다. 시작 버스트 어드레스(start burst address) 및 선형(linear) 또는 인터리브(interleave)와 같은 버스트 시퀀스(burst sequence)를 아는 것에 의하여, 8-비트 칼럼 어드레스(8-bit column address)는 미리 결정될 수 있다. 짝수 및 홀수 칼럼 어드레스(CS_ev, CS_od)는 양의 에지(positive edge)에 동시에 클록(clocked)될 수 있다. 상기 시작 어드레스는 상기 짝수 어드레스 또는 상기 홀수 어드레스가 먼저 수행되는 지를 결정할 것이다. 8-비트 읽기 버스트 억세스(8-bit read burst access)의 경우에서, 8개의 글로벌 센스 증폭기는 상기 8-비트 데이터들을 동시에 판독할 것이다. 8-비트 프리-페치드 데이터(8-bit pre-fetched data)는 데이터 아웃 레지스터들(data out registers)로 보내지고, 데이터 아웃 버퍼들(data out buffers)로부터 순차적으로 출력된다. 읽기 레이턴시(read latency)는 보다 높은 클록 속도들(clock speeds)에서 요구될 수 있다. 8-비트 기록 억세스(8-bit write access)의 경우에, 상기 워드 라인(WL) 및 칼럼 선택(CS) 신호들은 읽기 싸이클과 같은 방식으로 디코딩되고 활성화된다. 일 실시예에서, 데이터-인 레지스터들(data-in registers) 또는 FIFO 는 입력 데이터를 버퍼링 하는데 사용될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 버스트 모드 기록 동작을 나타내는 타이밍 다이어그램이다. 8개 비트들의 데이터 신호(DQn)이 2개의 4-비트 그룹들(4-bit groups)로 분류되는 것을 제외하고, 도 14는 도 13과 유사하다.
도 15는 본 발명의 또 다른 실시예에 따른 디디알 4-비트/8-비트 버스트 모드 읽기 동작을 나타내는 타이밍 다이어그램이다. 여기서, 상기 데이터들은 4의 버스트 길이(burst length) 및 8의 버스트 길이를 각각 보여준다.
본 발명의 상술된 실시예들은 개시를 위한 것이며, 한정되지 않는다. 다양한 다른 방법들 및 등가물들이 가능하다. 본 발명의 실시예들은 메모리 어레이 내에 사용되는 자기 랜덤 억세스 메모리 셀들의 개수 또는 형태에 한정되지 않는다. 본 발명의 실시예들은 자기 터널 접합을 형성하는데 사용되는 층들의 개수에 한정되지 않는다. 본 발명의 실시예들은 자기 랜덤 억세스 메모리 셀들에 인가되는 전압 레벨들에 한정되지 않는다. 복원 동작 동안에 같은 선택된 메모리 셀의 휘발성 저장 요소에서 찾아진 상보적인 데이터들을 저장하고 판독하는데 사용되는 비휘발성 메모리 회로들에 의하여, 본 발명의 실시예들이 제한되는 것도 아니다. 본 발명의 실시예들은 자기 터널 접합 소자를 선택하는 데 사용되는 트랜지스터들, PMOS, NMOS 또는 다른 것들에 의해 제한되지 않는다. 본 발명의 실시예들은 본 발명이 배치되는 집적회로의 형태에 제한되지 않는다. 본 발명의 실시예들은, 자기 랜덤 억세스 메모리를 제조하는데 사용되는 어떠한 특정 타입의 공정 기술(예를 들면, CMOS, 바이폴라, 또는 BICMOS)에 의해 제한되지 않는다. 본 출원에서 설명된 실시예들은 엠램(MRAM) 메모리 읽기 및 기록 회로들을 개시한다. 하지만, 여기에 한정되지 않는다. 본 출원에서 설명된 실시예들은, 같은 셀 내에 휘발성 데이터를 비휘발성 형태로 저장하는 것이 유용한 어디에나 사용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (25)

  1. 복수의 워드 라인들; 및
    복수의 칼럼들을 포함하되,
    상기 복수의 칼럼들 중에 하나는 로컬 칼럼 선택 회로 및 메모리 어레이 타일을 포함하고,
    상기 로컬 칼럼 선택 회로는:
    제1 신호 라인에 커플된 제1 단자, 제2 신호 라인에 커플된 제2 단자, 제3 신호 라인에 커플된 제3 단자, 및 제4 신호 라인에 커플된 제4 단자를 갖는 쌍안정 재생 회로(bistable regenerative circuit);
    상기 쌍안정 재생 회로의 상기 제1 단자에 커플된 제1 전류 운반 단자, 및 제5 신호 라인에 커플된 제2 전류 운반 단자를 갖는 제1 트랜지스터; 및
    상기 쌍안정 재생 회로의 상기 제2 단자에 커플된 제1 전류 운반 단자, 및 제6 신호 라인에 커플된 제2 전류 운반 단자를 갖는 제2 트랜지스터를 포함하고,
    상기 메모리 어레이 타일은:
    상기 제1 신호 라인에 커플된 제1 전류 운반 단자, 상기 제2 신호 라인에 커플된 제2 전류 운반 단자, 및 상기 복수의 워드 라인들 중에 하나에 커플된 제어 단자를 갖는 비휘발성 메모리 셀을 포함하고,
    상기 제1 및 제2 트랜지스터들의 게이트 단자들은 제7 신호 라인에 커플된 비휘발성 메모리 어레이.
  2. 청구항 1에 있어서,
    상기 쌍안정 재생 회로의 상기 제1 및 제2 단자들은 서로 로직 보완 요소들(logic complements)인 전압 신호들을 운반(carry)하고;
    상기 제1 및 제2 신호 라인들은 서로 로직 보완 요소들인 전압 신호들을 운반하고;
    상기 제3 및 제4 신호 라인들은 서로 로직 보완 요소들인 전압 신호들을 운반하고; 그리고
    상기 제5 및 제6 신호 라인들은 서로 로직 보완 요소들인 전압 신호들을 운반하는 비휘발성 메모리 어레이.
  3. 청구항 1에 있어서,
    상기 쌍안정 재생 회로는 래치(latch)를 포함하는 비휘발성 메모리 어레이.
  4. 청구항 1에 있어서,
    상기 비휘발성 메모리 셀은 EEPROM, FLASH, FeRAM, PRAM, MRAM, RRAM, 또는 STT-MRAM 셀인 비휘발성 메모리 어레이.
  5. 청구항 1에 있어서,
    상기 비휘발성 메모리 셀은,
    상기 제1 신호 라인에 커플된 제1 단자를 갖는 자기 터널 접합(magnetic tunnel junction); 및
    상기 비휘발성 메모리 셀의 상기 제2 전류 운반 단자에 커플된 제1 전류 운반 단자, 상기 비휘발성 메모리 셀의 상기 제어 단자에 커플된 게이트 단자, 및 상기 자기 터널 접합의 제2 단자에 커플된 제2 전류 운반 단자를 갖는 제3 트랜지스터를 더 포함하는 비휘발성 메모리 어레이.
  6. 청구항 1에 있어서,
    상기 쌍안정 재생 회로의 상기 제1 단자 및 상기 제1 신호 라인 사이에 커플된 제3 트랜지스터; 및
    상기 쌍안정 재생 회로의 상기 제2 단자 및 상기 제2 신호 라인 사이에 커플된 제4 트랜지스터를 더 포함하되,
    상기 제3 및 제4 트랜지스터들의 게이트 단자들은 상기 제7 신호 라인에 커플된 비휘발성 메모리 어레이.
  7. 청구항 1에 있어서,
    상기 제3, 제4, 제5, 및 제6 신호 라인들은 상기 복수의 칼럼들에 연결되고;
    상기 제3 및 제4 신호 라인들은 제어 로직 회로(control logic circuit)에 커플되고;
    상기 제5 및 제6 신호 라인들은 로컬 기록 회로 및 로컬 읽기 회로에 커플되고; 그리고,
    상기 제7 신호 라인은 상기 복수의 칼럼들 중에 상기 하나에 연결되고 그리고 칼럼 선택 회로(column selection circuit)에 커플된 비휘발성 메모리 어레이.
  8. 청구항 1에 있어서,
    상기 비휘발성 메모리 셀로부터 데이터를 읽고;
    상기 비휘발성 메모리 셀로부터의 상기 데이터를 상기 쌍안정 재생 회로 내에 래치 시키고; 그리고,
    상기 쌍안정 재생 회로 내에 래치된 데이터를 사용하여 상기 비휘발성 메모리 셀을 프로그램 하는 회로(circuit)를 더 포함하는 비휘발성 메모리 어레이.
  9. 청구항 1에 있어서,
    제1 데이터를 상기 복수의 칼럼들 중의 상기 하나에 제공하고;
    상기 복수의 칼럼들 중에서 제2의 하나로부터 제2 데이터를 읽고;
    상기 제1 데이터 및 제2 데이터를, 상기 복수의 칼럼들 중의 상기 하나 및 상기 복수의 칼럼들 중의 상기 제2의 하나 내 쌍안정 재생 회로들에 각각 래치 시키고; 그리고,
    상기 쌍안정 재생 회로들 내에 래치된 데이터들을 사용하여 상기 칼럼들 내 비휘발성 메모리 셀들을 프로그램 하는 회로를 더 포함하는 비휘발성 메모리 어레이.
  10. 청구항 1에 있어서,
    복수의 데이터 비트들을 받아들이고;
    대응되는 복수의 칼럼들을 선택하고;
    상기 복수의 데이터 비트들의 각각을 상기 대응되는 복수의 칼럼들 중의 하나에 포함된 쌍안정 재생 회로 내에 래치 시키고; 그리고,
    상기 대응되는 복수의 칼럼들 내의 상기 쌍안정 재생회로들 내 상기 데이터 비트들을 사용하여, 상기 복수의 칼럼들 내의 비휘발성 메모리 셀들을 동시에 프로그램 하는 회로를 더 포함하는 비휘발성 메모리 어레이.
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