JPH09251790A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リード・ディスターブ等の不都合を招くこと
なく、ランダムリードの高速化をはかる。 【解決手段】 一端が第１の信号線１１に接続され、他
端が第２の信号線１２に接続され、ワード線により選択
される複数の不揮発性メモリセルを含むＮＡＮＤ型のメ
モリセルユニットを、マトリクス状に配置してなるメモ
リセルアレイを備えたＥＥＰＲＯＭにおいて、第１の信
号線１１にスイッチ素子ＳＷ１を介して接続された第３
の信号線１３と、第２の信号線１２にスイッチ素子ＳＷ
２を介して接続された第４の信号線１４と、一端が第３
の信号線１３に接続され、他端が第１の基準電位Ｖｐ１
に接続された第１のコンデンサＣ１と、一端が第４の信
号線１４に接続され、他端が第２の基準電位Ｖｐ２に接
続された第２のコンデンサＣ２とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にデータ読み出し方式の改良を図っ
た不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ
型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯＭ
は、電荷蓄積層としての例えば浮遊ゲートと、制御ゲー
トが積層されたｎチャネルＦＥＴ−ＭＯＳ構造の複数の
メモリセルを、それらのソース，ドレインを隣接するも
の同士で共有する形で直列接続し、これを１単位として
ビット線に接続するものである。

【０００３】図２４（ａ）（ｂ）は、この種のメモリセ
ルアレイの１つのＮＡＮＤセル部分の平面図と等価回路
図である。図２５（ａ）（ｂ）は、それぞれ図２４
（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図である。

【０００４】素子分離酸化膜７２で囲まれたｐ型シリコ
ン基板（又はｐ型ウエル）７１に、複数のＮＡＮＤセル
からなるメモリセルアレイが形成されている。１つのＮ
ＡＮＤセルに着目して説明するとこの例では、８個のメ
モリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセ
ルを構成している。

【０００５】メモリセルはそれぞれ、基板７１にトンネ
ル絶縁膜７３を介して浮遊ゲート７４（７４₁ ，７４
₂ ，〜，７４₈ ）を形成し、さらにゲート絶縁膜７５を
介して制御ゲート７６（７６₁ ，７６₂ ，〜，７６₈ ）
を形成して、構成されている。これらのメモリセルのソ
ース，ドレインであるｎ型拡散層７９は、隣接するもの
同士共有する形で接続され、これによって複数のメモリ
セルが直列接続されている。

【０００６】ＮＡＮＤセルのドレイン側，ソース側には
各々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された第１の選択ゲート７４₉ ，７６₉ 及び第２の選
択ゲート７４₁₀，７６₁₀が設けられている。素子形成さ
れた基板はＣＶＤ酸化膜７７により覆われ、この上にビ
ット線７８が配設されている。ＮＡＮＤセルの制御ゲー
ト７６は、共通に制御ゲートＣＧ1 ，ＣＧ2 ，〜，ＣＧ
8 として配設されている。これら制御ゲート線は、ワー
ド線となる。選択ゲート７４₉ ，７６₉ 及び７４₁₀，７
６₁₀もそれぞれ行方向に連続的に選択ゲートＳＧ1 ，Ｓ
Ｇ2 として配設されている。

【０００７】図２６は、このようなＮＡＮＤセルがマト
リクス状に配列されたメモリセルアレイの等価回路を示
している。ソース線は、例えば６４本のビット線毎につ
き１箇所、コンタクトを介してＡｌ，ポリＳｉなどの基
準電位配線に接続される。この基準電位配線は周辺回路
に接続される。メモリセルの制御ゲート及び第１，第２
の選択ゲートは、行方向に連続的に配設される。通常、
制御ゲートにつながるメモリセルの集合を１ページと呼
び、１組のドレイン側（第１の選択ゲート）及びソース
側（第２の選択ゲート）の選択ゲートによって挟まれた
ページの集合を１ＮＡＮＤブロック又は単に１ブロック
と呼ぶ。

【０００８】ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通
りである。データ書き込みは、ビット線から遠い方のメ
モリセルから順に行う。選択されたメモリセルの制御ゲ
ートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）
を印加し、他の非選択メモリセルの制御ゲート及び第１
の選択ゲートには中間電位（＝１０Ｖ程度）を印加し、
ビット線にはデータに応じて０Ｖ（“０”書き込み）又
は中間電位（“１”書き込み）を印加する。このとき、
ビット線の電位は選択メモリセルに伝達される。データ
“０”の時は、選択メモリセルの浮遊ゲートと基板間に
高電圧がかかり、基板から浮遊ゲートに電子がトンネル
注入されてしきい値電圧が正方向に移動する。データが
“１”の時は、しきい値電圧は変化しない。

【０００９】データ消去は、ブロック単位でほぼ同時に
行われる。即ち、消去するブロックの全ての制御ゲー
ト，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に
昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。
消去を行わないブロックの制御ゲート，選択ゲートにも
ＶppE を印加する。これにより、消去するブロックのメ
モリセルにおいて浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。

【００１０】データ読み出し動作は、ビット線をプリチ
ャージした後にフローティングにし、選択されたメモリ
セルの制御ゲートを０Ｖ、それ以外のメモリセルの制御
ゲート，選択ゲートを電源電圧Ｖcc（例えば３Ｖ）、ソ
ース線を０Ｖとして、選択メモリセルで電流が流れるか
否かをビット線に検出することにより行われる。即ち、
メモリセルに書き込まれたデータが“０”（メモリセル
のしきい値Ｖth＞０）ならばメモリセルはオフになるの
で、ビット線はプリチャージ電位を保つが、“１”（メ
モリセルのしきい値Ｖth＜０）ならばメモリセルはオン
してビット線はプリチャージ電位からΔＶだけ下がる。
これらのビット線電位をセンスアンプで検出することに
よって、メモリセルのデータが読み出される。

【００１１】図２７（ａ）（ｂ）は、従来の読み出し方
法を模式的に表したものである。メモリセルユニットは
メモリセル及び選択ＭＯＳトランジスタにより構成され
ている。信号線１１はビット線、信号線１２はソース線
に相当する。ビット線のセンス方式としては、図２７
（ａ）のようにビット線電位と基準電位（例えばインバ
ータの回路しきい値や、トランジスタのしきい値）との
大小を比較するシングルエンド式のセンスアンプでもよ
いし、図２７（ｂ）のように参照線とビット線（信号線
１１）の電位差を比較・増幅する差動センスアンプであ
ってもよい。いずれにせよこの方法では、ビット線（信
号線１１）の電荷はソース線（信号線１２）を通して接
地電位に放出される。

【００１２】ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモ
リセルが縦列接続されているため、読み出し時のセル電
流が小さい。また、メモリセルの制御ゲート及び第１、
第２の選択ゲートは、行方向に連続的に配設されている
ので１ページ分のデータが同時にビット線に読み出され
る。

【００１３】

【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤ型ＥＥＰＲＯＭ或いはＮＡＮＤ型マスクＲＯＭで
は、メモリセルがソース，ドレインを共有して複数個直
列に接続されているために、読み出し時の抵抗が大き
く、その結果、読み出し時にメモリセルを流れるセル電
流Ｉcellは小さい。ビット線の容量をＣB 、メモリセル
が“１”であるとセンスアンプが読み出すために必要な
ビット線の電位変化をΔＶとすると、ビット線をメモリ
セルで放電するのに要する時間Ｔは、 Ｔ＝ＣB ・ΔＶ／Ｉcell である。従って、セル電流Ｉcellが小さいことにより、
ランダムード時間も長くなる。

【００１４】ランダムリードを高速化する方法として、
制御ゲートの電圧をＶccよりも大きくする方法が考えら
れるが、この方法では制御ゲートの電圧が大きくなるた
めに、読み出しを繰り返す間に基板から浮遊ゲートに電
荷が注入され、メモリセルのしきい値が負の消去状態か
ら正の書き込み状態にシフトするという問題がある。こ
れをリード・ディスターブ（Read Disturb）と呼び、メ
モリセル読み出し時の制御ゲートの電圧を低くする程、
リード・ディスターブを低減できる。

【００１５】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、リード・ディスターブ
等の不都合を招くことなく、ランダムリードの高速化を
はかり得る不揮発性半導体記憶装置を提供することにあ
る。

【００１６】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、一端が第１の信
号線に接続され、他端が第２の信号線に接続され、ワー
ド線により選択される少なくとも１個の不揮発性メモリ
セルを含むメモリセルユニットを、マトリクス状に配置
してなるメモリセルアレイを有する不揮発性半導体記憶
装置において、第１の信号線にスイッチ素子を介して接
続された第３の信号線と、第２の信号線にスイッチ素子
を介して接続された第４の信号線と、一端が第３の信号
線に接続され、他端が第１の基準電位に接続された第１
のコンデンサと、一端が第４の信号線に接続され、他端
が第２の基準電位に接続された第２のコンデンサと、を
備えたことを特徴とする。

【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 読み出し時、又は書き込み若しくは消去が十分に行
われたかを調べるベリファイ読み出し時に、第１の信号
線の電位変化が転送された第３の信号線の電位変化と第
２の信号線の電位変化が転送された第４の信号線の電位
変化を検出する手段を備えたこと。 (2) 第１の信号線の電位変化を第３の信号線に転送し、
第２の信号線の電位変化を第４の信号線に転送した後
に、第１の基準電位及び第２の基準電位を変化させて、
その後に第３の信号線と第４の信号線の電位変化を検出
する手段を備えたこと。 (3) 電位変化を検出する手段として、最初に第１及び第
２の基準電位を異なる電位にしておき、第１及び第２の
信号線の電位変化を転送した後に、第１及び第２の基準
電位を同じにすることにより、データが“０”又は
“１”のいずれかで第３の信号線と第４の信号線に現れ
る電位の大小関係を反転させること。 (4) 電位変化を検出する手段として、最初に第１及び第
２の基準電位を同じ電位にしておき、第１及び第２の信
号線の電位変化を転送した後に、第１及び第２の基準電
位を異なる電位にすることにより、データが“０”又は
“１”のいずれかで第３の信号線と第４の信号線に現れ
る電位の大小関係を反転させること。 (5) 第１のコンデンサと第２のコンデンサの容量がほぼ
等しいこと。 (6) メモリセル部が、電気的書き替え可能な不揮発性メ
モリセルで構成されること。 (7) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートが積層形成され、複数のメモリセルが隣接す
るもの同士でソース，ドレインを共有する形で直列接続
されてメモリセル部を構成すること。 (8) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートが積層形成され、１個又は複製個のメモリセ
ルが全てのソース，ドレインを共有する形で並列接続さ
れてメモリセル部を構成すること。 （作用）本発明によれば、メモリセルユニットにつなが
る信号線の一方の電位を検出するのではなく、メモリセ
ルユニットにつながる信号線の両方の電位を検出してい
る。即ち、メモリセルユニットにつながる第１及び第２
の信号線を共にプリチャージ電位に保持した後に、ワー
ド線の選択により各々の信号線に現れる電圧をそれぞれ
検出している。従って、従来方式に比して読み出し信号
量を約２倍に増大させることができ、これによりランダ
ムリードの高速化をはかることが可能となる。また、読
み出し時の制御ゲートの電圧を高くするのではないの
で、リード・ディスターブが生じることもない。

【００１８】また本発明では、第３の信号線と第４の信
号線の電位変化を検出する手段として、最初に第１及び
第２の基準電位を異なる（又は同じ）電位にしておき、
第１及び第２の信号線の電位変化を第３及び第４の信号
線に転送した後に、第１及び第２の基準電位を同じ（又
は異なる）電位にすることにより、データが“０”又は
“１”のいずれかで第３の信号線と第４の信号線に現れ
る電位の大小関係を反転させている。このため、第３の
信号線と及び第４の信号線の電位を比較するのみでよ
く、データのセンス動作を簡易に行うことが可能とな
る。

【００１９】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる不揮発性半導体記憶装置を示す回路構成図であ
る。

【００２０】メモリセルユニット３０は１個又は複数個
のメモリセル、及び０個，１個又は複数個の選択ＭＯＳ
トランジスタから構成されている。メモリセルユニット
３０は一端側が信号線１１に接続され、他端側が信号線
１２に接続されている。そして、信号線１１，１２はセ
ンスアンプ４０に接続されている。

【００２１】メモリセルユニット３０の例を幾つか図２
〜図５に示した。図２（ａ）はいわゆるＮＡＮＤ型ＥＥ
ＰＲＯＭ又はＮＡＮＤ型マスクＲＯＭ、図２（ｂ）は図
２（ａ）の選択ＭＯＳトランジスタのしきい値が異なる
（Ｅ‐type，Ｉ‐type）場合である。図２（ｃ）は選択
ＭＯＳトランジスタを３個設けた場合のＮＡＮＤ型不揮
発性メモリの一例、図２（ｄ）は選択ＭＯＳトランジス
タを４個設けた場合のＮＡＮＤ型不揮発性メモリの一例
である（図中Ｅ‐type選択ＭＯＳトランジスタのしきい
値は正、Ｄ‐type選択ＭＯＳトランジスタのしきい値は
負である）。

【００２２】図３（ａ）はＮＯＲ型ＥＥＰＲＯＭ又はＮ
ＯＲ型マスクＲＯＭである。図３（ｂ）、（ｃ）はＮＯ
Ｒ型不揮発性メモリに選択ＭＯＳトランジスタを１個或
いは２個設けた場合の一例である。

【００２３】図４（ａ）はソース及びドレインを複数個
のメモリセルで共有して、メモリセルが並列接続された
ものである。図４（ｂ）は複数個のメモリセルを並列接
続したものに、選択ＭＯＳトランジスタを１個接続した
もの（例えば、Onoda,H.,etal.,IEDM Tech.Dig,1992,p.
599）である。図４（ｃ）は複数個のメモリセルを並列
接続したものに、選択ＭＯＳトランジスタを２個接続し
たもの（文献：Kume,H.,et al,.IEDM Tech.Dig、1992,p
991 、Hisamune,Y.,et al.,IEDM Tech.Dig,1992,p19 ）
である。

【００２４】また、図５は複数のメモリセルを並列に接
続した別の例である（文献：Bergemont,A.,et al,.IEDM
Tech.Dig,1993,p15）。図１を用いて本実施形態の読み
出し動作を説明する。従来の不揮発性記憶装置の読み出
し方式では図２７（ａ）（ｂ）のように、メモリセルユ
ニット３０の一端が接続する信号線１１をプリチャージ
し、他端が接続する信号線１２を接地して、信号線１１
の電荷をメモリセルユニット３０を通じて接地線に放電
する。従って、センスアンプ４０で読み出す信号量はΔ
ＶA である。

【００２５】それに対し本実施形態では、まず信号線１
１をＶA に、信号線１２をＶB （ＶA ＞ＶB ）にプリチ
ャージした後、信号線１１も信号線１２もフローティン
グにする。その後、メモリセルユニット３０内の選択ゲ
ート，制御ゲートに所望の読み出し電圧が印加される。
メモリセルに書き込まれたデータが“０”ならばメモリ
セルはオンしないので、信号線１１，１２はプリチャー
ジ電位を保つ。メモリセルに書き込まれたデータが
“１”ならばメモリセルはオンし、メモリセルを通じて
信号線１１から信号線１２に電荷が転送される。

【００２６】その結果、ある放電時間内に信号線１１は
プリチャージ電位ＶA からΔＶA だけ低下し、信号線１
２はプリチャージ電位ＶB からΔＶB だけ上昇する。本
実施形態では、信号線１１の電位変化ΔＶA と信号線１
２の電位変化ΔＶB の両方をセンスアンプによって検出
するので、信号量はΔＶA ＋ΔＶB となり、従来の読み
出し方式（信号量ΔＶA ）から増加する。

【００２７】センスアンプ４０によって、信号線に読み
出されたメモリセルのデータを読み出すために必要な信
号量をΔＶSAとすると、読み出し時間Ｔは信号線１１の
容量ＣA 、メモリセルのセル電流Ｉcellに対して、 Ｔ＝ＣA ΔＶSA／Ｉcell である。

【００２８】本実施形態の読み出し方法によると、信号
線のある（充）放電時間（つまり、選択したメモリセル
の選択ゲート，制御ゲートに選択電圧を印加する時間）
内に信号線に読み出される信号量は、従来の読み出し方
法の例えば（ΔＶA ＝ΔＶBとすると）２倍である。従
って、ΔＶSAの信号量を読み出すために必要な時間は、
従来の読み出し方法の例えば１／２になる。つまり、デ
ータ読み出しが高速化される。

【００２９】信号線１１，１２のプリチャージ電位は、
例えばＶA ＝１．５Ｖ，ＶB ＝０Ｖとしてよい。ＶB ＝
０．５Ｖとしてもよい。信号線１１の容量をＣA 、信号
線１２の容量をＣB とすると、 ΔＶB ＝（ＣA ／ＣB ）ΔＶA である。

【００３０】従って、信号線１１の容量ＣA と信号線１
２の容量ＣB がほぼ等しければ、信号線１１の信号量Δ
ＶA と信号線１２の信号量ΔＶB が等しくなり、信号量
は２ΔＶA となるので、従来の読み出し方法の２倍にな
る。

【００３１】本実施形態のセンスアンプ部の具体例を示
したのが図６である。信号線１１はスイッチＳＷ１を通
じて信号線１３に、信号線１２はスイッチＳＷ２を通じ
て信号線１４に接続され、信号線１３，１４間の電位差
を差動アンプＤＡによって差動増幅する。

【００３２】図７〜図１０に差動アンプＤＡの具体例を
示した。図７はフリップフロップ型のセンスアンプ、図
８（ａ）〜（ｄ）はカレントミラー型のセンスアンプ、
図９（ａ）（ｂ）はクロスカップル型のセンスアンプ、
図１０（ａ）（ｂ）は複数個の差動アンプを組み合わせ
て構成される差動アンプである。ここで、図７〜図１０
のＶin1 を信号線１３に、Ｖin2 を信号線１４に接続す
ればよい。

【００３３】差動アンプＤＡの動作タイミングを、図１
１を参照して以下で説明する。差動アンプＤＡは、まず
スイッチＳＷ１，ＳＷ２をオンにして信号線１１，１３
をＶA （例えばＶcc）、信号線１２，１４をＶB （例え
ば０Ｖ）（ＶA ＞ＶB ）に充電する。容量Ｃ１，Ｃ２の
ノードＶｐ１は３／４Ｖcc、Ｖｐ２は０Ｖにする。プリ
チャージ後、信号線１１〜１４をフローティングにす
る。その後、メモリセルユニット内の選択ゲート，制御
ゲートに所定の読み出し電圧を印加する。

【００３４】メモリセルに書き込まれたデータが“０”
（図１１（ａ））ならば、メモリセルはオフするので信
号線１１〜１４はプリチャージ電位に保たれる。この
間、Ｖｐ１，Ｖｐ２は固定電位３／４Ｖcc，０Ｖに保
つ。その後、スイッチＳＷ１，ＳＷ２をオフにして信号
線１１，１２を信号線１３，１４と切り離した後に、容
量Ｃ１，Ｃ２のノード電位Ｖｐ１，Ｖｐ２をショートし
て３／８Ｖccにする。このＶｐ１，Ｖｐ２を３／８Ｖcc
にするのは、Ｖｐ１，Ｖｐ２をフローティング状態でＶ
ｐ１とＶｐ２をショートしても良いし、Ｖｐ１とＶｐ２
を３／８Ｖccを出力する定電圧発生回路に接続すること
により、固定電位にしても良い。

【００３５】その結果、フローティング状態の信号線１
３の電位Ｖ３は容量Ｃ１との容量結合にようにＶ３＝Ｖ
cc−３／８Ｖcc＝５／８Ｖccになり、フローティング状
態の信号線１４の電位Ｖ４は容量Ｃ２との容量結合によ
りＶ４＝３／８Ｖccになる。

【００３６】その後、差動アンプＤＡによって信号線１
３，１４の電位差が増幅される。例えば、差動アンプＤ
Ａが図７のフリップフロップ型のセンスアンプで構成さ
れる場合には、ノードＮ１が電源電圧（例えば３Ｖ）、
ノードＮ２が０Ｖになる。

【００３７】一方、メモリセルに書き込まれたデータが
“１”（図１１（ｂ））ならば、メモリセルはオンし、
信号線１１，１３はプリチャージ電位からΔＶA だけ減
少してＶcc−ΔＶA になり、信号線１２，１４はプリチ
ャージ電位からΔＶA だけ増加してΔＶA になる。

【００３８】メモリセルのデータを読み出した後に、ス
イッチＳＷ１，ＳＷ２をオフにする。その後、Ｖp1，Ｖ
p2を３／８Ｖccにすると、Ｃ１，Ｃ２との容量結合によ
り、信号線１３，１４の電位Ｖ3 ，Ｖ4 はＶ３＝Ｖcc−
ΔＶA −３／８Ｖcc＝５／８Ｖcc−ΔＶA ，Ｖ４＝ΔＶ
A ＋３／８Ｖccになる。Ｖ３とＶ４の電位差は２ΔＶA
−１／４Ｖccであり、信号量は従来のΔＶA から２倍に
なっている。ΔＶA が１／８Ｖccよりも大きければＶ３
とＶ４の大小関係はプリチャージ時の逆（つまりＶ3 ＜
Ｖ4 ）になる。信号線１３，１４の電位の大小関係が決
定した後、信号線１３，１４の電位差を差動アンプＤＡ
で増幅する。差動アンプＤＡとして、例えば図７のよう
なフリップフロップ型センスアンプを用いた場合には、
ノードＮ１は０Ｖ、ノードＮ２は電源電圧（例えば３
Ｖ）になる。

【００３９】図１２は、従来例の読み出し方法でのビッ
ト線電位を示したものである。ビット線は５／８Ｖccに
プリチャージされ、ビット線電位がダミービット線電位
３／８Ｖccよりも大きければ“１”、小さければ“０”
と読み出される。本実施形態では、図１１（ｂ）から分
るように読み出しビット線電位（Ｖ３）と参照線電位
（Ｖ４）の電位差が２ΔＶA −１／４Ｖccであるのに対
し、従来例（図１２（ｂ））ではΔＶA −１／４Ｖccで
あり、本実施形態では従来例よりも信号量が増加してい
ることが分る。

【００４０】スイッチＳＷ１，ＳＷ２をオンにしてＶｐ
１，Ｖｐ２の電位を３／８Ｖccだけ変動させる際に、信
号線１３，１４の電位を大きく（最大で３／８Ｖcc）変
動させるために、容量Ｃ１，Ｃ２が信号線１３，１４の
Ｃ１，Ｃ２以外の容量よりも十分大きい方が好ましい。

【００４１】また、信号線１がΔＶA 変動した際に、信
号線１２がΔＶA 変動するように信号線１１と信号線１
２の容量がほぼ同様である方が好ましい。同様に、信号
線１３と信号線１４の容量もほぼ同様である方が好まし
い。

【００４２】また、本実施形態では電位変化を検出する
手段として、最初にＶｐ１，Ｖｐ２を異なる電位（Ｖｐ
１＝３／４Ｖcc，Ｖｐ２＝０Ｖ）にしておき、信号線１
１，１２の電位変化を転送した後に、Ｖｐ１，Ｖｐ２を
同じ電位にすることで、データが“１”のときに信号線
１３，１４に現れる電位の大小関係を反転させている
が、最初はＶｐ１，Ｖｐ２を同電位（例えば１／２Ｖc
c）にしておき、信号線１１，１２の電位変化を転送し
た後に、Ｖｐ１を１／８Ｖcc、Ｖｐ２を７／８Ｖccにし
ても同じ結果が得られる。 （第２の実施形態）次に、本発明の第２の実施形態を説
明する。この実施形態は、第１の実施形態で記した読み
出し方式をＮＡＮＤ型ＥＥＰＲＯＭに適用する場合の例
である。

【００４３】図１３は、本実施形態に係わるＮＡＮＤ型
ＥＥＰＲＯＭの構成を示すブロック図である。同図中、
５１はメモリ手段としてのメモリセルアレイである。５
２はデータ書き込み，読み出しを行うためのラッチ手段
としてのセンスアンプ回路である。５３はワード線選択
を行うロウデコーダ、５４はビット線選択を行うカラム
デコーダ、５５はアドレスバッファ、５８は基板電位制
御回路である。

【００４４】図１４はメモリセルアレイの具体的構成図
である。本実施形態によるメモリセルアレイは、従来の
メモリセルアレイ（図２４、図２６）のようにソース側
の選択ゲートがｎ型拡散層のソース線に接続されておら
ず、ビット線にコンタクトされている。また、１つのビ
ット線コンタクトは従来のメモリセルアレイでは２つの
ＮＡＮＤ列で共有していたが、本実施形態のメモリセル
アレイでは４つのＮＡＮＤセル列で共有しているので、
メモリセルアレイ全体でのビット線コンタクトの数は従
来のメモリセルアレイから増加することはない。

【００４５】また、本実施形態のメモリセルアレイでは
１つのＮＡＮＤセル列とビット線を接続する２つの選択
ＭＯＳトランジスタのしきい値をＶth1 ，Ｖth2 （Ｖth
1 ＞Ｖth2 ）の２種類設けている。高いしきい値Ｖth1
（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ‐ty
pe、低いしきい値Ｖth2 （例えば０．５Ｖ）を持つ選択
ＭＯＳトランジスタをＩ‐typeと記す。選択ゲートに印
加する電圧はＩ‐typeトランジスタもＥ‐typeトランジ
スタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh
＞Ｖt1，Ｖt2）、及びＩ‐typeトランジスタはオンする
が、Ｅ‐typeトランジスタはオフする電圧Ｖsgl （例え
ば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。

【００４６】このように選択ＭＯＳトランジスタのしき
い値を２種類設け、選択ゲートに印加する電圧を２種類
にすることによって書き込みや読み出しに際して、隣接
するＮＡＮＤセル列の一方をビット線と導通、他方を非
導通にすることができる。例えば選択ゲートＳＧ１をＶ
sgh 、ＳＧ２をＶsgl にすると、図１４のメモリセルユ
ニット２は両端のビット線に接続されるが、メモリセル
ユニット１は一端側のビット線には接続されるが、他端
側のビット線とは非導通になる。選択ゲートＳＧ１をＶ
sgl 、ＳＧ２をＶsgh にすると、図１４のメモリセルユ
ニット１は両端のビット線に接続されるが、メモリセル
ユニット２は一端側のビット線には接続されるが、他端
側のビット線とは非導通になる。

【００４７】本実施形態のセンスアンプ回路の一例を図
１５に示す。図１５では図１４のメモリセルアレイのビ
ット線ＢＬ１とＢＬ２が接続している。以下では、図１
４のメモリセルユニット１内のメモリセル、例えばメモ
リセルＭＣ11を読み出す場合を例に取って、本実施形態
の読み出し動作を説明する。

【００４８】＜“１”読み出しの場合＞（図１６を参
照） まず、時刻ｔ0 にプリチャージ信号ＰＲA1，ＰＲB1及び
ＳＳ２がＶssから所定電位になり、ビット線ＢＬ１，信
号線１４がＶcc（例えば３Ｖ）、ＢＬ２，信号線１３が
０Ｖにプリチャージされる（時刻ｔ1 ）。

【００４９】プリチャージが終わるとＰＲA1，ＰＲB1が
Ｖssとなり、ビット線ＢＬ１，ＢＬ２，信号線１３，信
号線１４はフローティング状態になる。この後、ロウデ
コーダ５３から選択ゲート，制御ゲートに所望の電圧が
印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、Ｃ
Ｇ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖ
sgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。

【００５０】メモリセルユニット１内のメモリセルに書
き込まれたデータが“１”の場合にはメモリセルのしき
い値が負なのでメモリセルトランジスタがオンしてセル
電流がビット線ＢＬ１からＢＬ２に流れる。その結果、
例えばビット線ＢＬ１はＶccから３／４Ｖccに、ビット
線ＢＬ２は０Ｖから１／４Ｖccになる。この間、Ｖｐ２
は３／４Ｖcc、Ｖｐ１はＶssに保たれる。

【００５１】その後、ＳＳ２がオフになり、信号線１
３，１４がフローティング状態になる。そして、Ｖｐ
１，Ｖｐ２が３／８Ｖccになると、信号線１３は５／８
Ｖcc、信号線１４は３／８Ｖccになる。

【００５２】その後、ＳＳ１Ａ，ＳＳ１Ｂがオンして信
号線１３，１４とフリップフロップが接続される。つま
り、まず時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、Ｃ
ＭＯＳフリップフロップが不活性化され、時刻ｔ4 にφ
E が３ＶになることによりセンスアンプのＣＭＯＳフリ
ップフロップがイコライズされてノードＮ１，Ｎ２がＶ
HF1 （例えばＶcc／２）になる。

【００５３】時刻ｔ5 にＳＳ１Ａ，ＳＳ１Ｂが３Ｖにな
り、ビット線とセンスアンプが接続された後、φN が０
Ｖから３Ｖ、φP が３Ｖから０Ｖになり、信号線１３，
信号線１４の電位差が増幅される（時刻ｔ6 ）。つま
り、ノードＮ１はＶcc、ノードＮ２はＶssになる。その
後、カラム選択信号ＣＳＬが０Ｖから３Ｖになると、Ｃ
ＭＯＳフリップフロップにラッチされていたデータがＩ
／Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ7 ）。

【００５４】＜“０”読み出しの場合＞（図１７を参
照） まず、時刻ｔ0 にプリチャージ信号ＰＲA1，ＰＲB1及び
ＳＳ２がＶssから所定電位になり、ビット線ＢＬ１，信
号線１４がＶcc（例えば３Ｖ）、ＢＬ２，信号線１３が
０Ｖにプリチャージされる（時刻ｔ1 ）。

【００５５】プリチャージが終わるとＰＲA1，ＰＲB1が
Ｖssとなり、ビット線ＢＬ１，ＢＬ２，信号線１３，信
号線１４はフローティング状態になる。この後、ロウデ
コーダ５３から選択ゲート，制御ゲートに所望の電圧が
印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、Ｃ
Ｇ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖ
sgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。

【００５６】メモリセルユニット１内のメモリセルに書
き込まれたデータが“０”の場合にはメモリセルのしき
い値が正なのでメモリセルトランジスタがオフする。そ
の結果、例えばビット線ＢＬ１はＶcc、ビット線ＢＬ１
は０Ｖを保つ。この間、Ｖｐ２は３／４Ｖcc、Ｖｐ１は
Ｖssに保たれる。

【００５７】その後、ＳＳ２がオフになり、信号線１
３，１４がフローティング状態になる。そして、Ｖｐ
１，Ｖｐ２が３／８Ｖccになると、信号線１４は５／８
Ｖcc、信号線１３は３／８Ｖccになる。

【００５８】その後、ＳＳ１Ａ，ＳＳ１Ｂがオンして信
号線１３，１４とフリップフロップが接続される。つま
り、まず時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、Ｃ
ＭＯＳフリップフロップが不活性化され、時刻ｔ4 にφ
E が３ＶになることによりセンスアンプのＣＭＯＳフリ
ップフロップがイコライズされてノードＮ１，Ｎ２がＶ
HF1 （例えばＶcc／２）になる。

【００５９】時刻ｔ5 にＳＳ１Ａ，ＳＳ１Ｂが３Ｖにな
り、ビット線とセンスアンプが接続された後、φN が０
Ｖから３Ｖ、φP が３Ｖから０Ｖになり、信号線１３，
信号線１４の電位差が増幅される（時刻ｔ6 ）。つま
り、ノードＮ２はＶcc、ノードＮ１はＶssになる。その
後、カラム選択信号ＣＳＬが０Ｖから３Ｖになると、Ｃ
ＭＯＳフリップフロップにラッチされていたデータがＩ
／Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ7 ）。

【００６０】本実施形態の読み出し方式の適用できるメ
モリセルアレイは、例えば図１８であってもよい。図１
８のメモリセルアレイでは１ＮＡＮＤセル列につき、３
個の選択ＭＯＳトランジスタを設けて、１メモリセルユ
ニットを構成している。直列接続される２つの選択ＭＯ
ＳトランジスタはＥ‐type（しきい値Ｖth1 ＞０）、Ｄ
‐type（しきい値Ｖth2 ＜０）の２種類である。

【００６１】メモリセルユニット１を読み出す場合には
ＳＧ１をＶsgh1（Ｖsgh1＞Ｖth3 、Ｖth3 ；Ｅ'-typeト
ランジスタのしきい値）、ＳＧ２を０Ｖ、ＳＧ３をＶsg
h2（Ｖsgh2＞Ｖth1 ）にすればよい。メモリセルユニッ
ト２を読み出す場合にはＳＧ１をＶsgh1（Ｖsgh1＞Ｖth
3 、Ｖth3 ；Ｅ'-typeトランジスタのしきい値）、ＳＧ
３を０Ｖ、ＳＧ２をＶsgh2（Ｖsgh2＞Ｖth1 ）にすれば
よい。

【００６２】また、メモリセルアレイは、ビット線ピッ
チを更に緩和した図１９或いは図２０に示す構成でもよ
い。図１９は１つのビット線コンタクトを６つのＮＡＮ
Ｄセル列で共有したもので、図２０は１つのビット線コ
ンタクトを８つのＮＡＮＤセル列で共有したものであ
る。 （第３の実施形態）上記実施形態では読み出しの場合を
例にとって本発明の読み出し動作を説明したが、書き込
み（又は消去）後に書き込み（又は消去）が充分に行わ
れたか調べるベリファイ読み出しの場合にも本発明は有
効である。

【００６３】ここで、本発明をＮＡＮＤ型ＥＥＰＲＯＭ
に適用した場合の書き込み，書き込みベリファイリード
について説明する。ＮＡＮＤ型ＥＥＰＲＯＭのブロック
図は前記図１３、メモリセルアレイは前記図１４、セン
スアンプ回路の一例が前記図１５である。図１５ではビ
ット毎ベリファイ回路（T.Tanaka, et al., IEEE J.Sol
id-State Circuit, vol.29, pp.1366-1373, 1994) が付
加されている。図１５では図１４のメモリセルアレイの
ビット線ＢＬ１とＢＬ２が接続している。

【００６４】＜書き込み＞図１４のメモリセルＭＣ11，
ＭＣ31，ＭＣ51…に書き込みを行う場合の書き込み手順
を、以下で説明する。

【００６５】メモリセルユニット１内のメモリセルＭＣ
11，ＭＣ31，ＭＣ51…に書き込むデータはセンスアンプ
回路にラッチされている。つまり、“１”書き込みの場
合にはノードＮ１は０Ｖ、Ｎ２は３Ｖ、“０”書き込み
の場合にはノードＮ１は３Ｖ、Ｎ２は０Ｖになる。

【００６６】書き込み動作に入ると、まず時刻ｔ1 にＳ
Ｇ１，ＳＧ２をＶsgl （Ｉタイプ選択ゲートは導通し、
Ｅタイプ選択ゲートは非導通する電圧）、ＣＧ１〜ＣＧ
８をＶccにする。本実施形態ではメモリセルユニット１
内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを
行う際には、メモリセルユニット２内のメモリセルＭＣ
01，ＭＣ21，ＭＣ41…には書き込みを行わない。そのた
めには、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネ
ルをビット線ＢＬ０，ＢＬ２，ＢＬ４…から充電する必
要がある。

【００６７】本実施形態ではビット線ＢＬ０，ＢＬ２，
ＢＬ４…をセンスアンプのＶA1からＶccに充電する。つ
まり、ＰＲA1をＶcc（又はしきい値落ちを防ぐために、
Ｖcc+Vth）、ＳＳ1AをＶssにすることにより、ビット線
ＢＬ０，ＢＬ２…はラッチから切り離され、ＶA1から書
き込み防止電圧（Ｖcc又はＶcc−Ｖth）がビット線ＢＬ
０，ＢＬ２…を通じてメモリセルユニット２のメモリセ
ルのチャネルに転送され、その結果メモリセルＭＣ01，
ＭＣ21，ＭＣ41…のチャネルはＶcc−Ｖthに充電され
る。

【００６８】一方、ビット線ＢＬ１，ＢＬ３，ＢＬ５…
に対しては、ＳＳ１Ｂ，ＳＳ２をＶcc（又はＶcc＋Ｖt
h）、ＰＲB1をＶssにすることにより、センスアンプ回
路にラッチされたデータに応じて、ＶccかＶss（０Ｖ）
の電位を与える。これによって、例えばメモリセルＭＣ
11に“０”書き込みを行う場合には、ビット線ＢＬ１を
０ＶにしてメモリセルＭＣ11のチャネルを０Ｖにするこ
とになる。メモリセルＭＣ11に“１”書き込みを行う場
合にはビット線ＢＬ１をＶcc（例えば３Ｖ）又はＶcc−
ＶthにしてメモリセルＭＣ11のチャネルをＶcc−Ｖthに
充電することになる。

【００６９】書き込みを行わないメモリセルユニット２
内の選択ゲートＳＴ01，ＳＴ21，ＳＴ41…はＥ‐typeな
のでオフし、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチ
ャネルはＶcc−Ｖthでフローティングになる。

【００７０】“１”書き込みを行うメモリセルＭＣ11，
ＭＣ31，ＭＣ51…の選択ＭＯＳトランジスタＳＴ11，Ｓ
Ｔ31，ＳＴ51…のメモリセル側のドレインはＶcc−Ｖth
（例えばＩ‐typeトランジスタのしきい値電圧を０．８
Ｖとすると、３−０．８＝２．２Ｖ）、ビット線コンタ
クト側のソースはＶcc（例えば３Ｖ）、選択ゲートＳＧ
１はＶsgl （例えば１．５Ｖ）なので、選択ＭＯＳトラ
ンジスタＳＴ11，ＳＴ31，ＳＴ51…はオフする。その結
果、書き込み非選択セルと同様に、メモリセルＭＣ11，
ＭＣ31，ＭＣ51…のチャネルはフローティングになる。

【００７１】メモリセルＭＣ11，ＭＣ31，ＭＣ51…に
“０”書き込みを行う場合には選択ＭＯＳトランジスタ
ＳＴ11，ＳＴ31，ＳＴ51…の選択ゲートＳＧ１はＶsgl
（例えば１．５Ｖ）、ソース，ドレインは０Ｖなので、
選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオ
ンして、メモリセルのチャネルは０Ｖが保たれる。

【００７２】その後、時刻ｔ2 に制御ゲートＣＧ１〜Ｃ
Ｇ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そ
うすると書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ
41…、及び“１”書き込みを行うメモリセルＭＣ11，Ｍ
Ｃ31，ＭＣ51…のチャネルはフローティング状態なの
で、制御ゲート・チャネル間の容量結合によって、Ｖcc
−Ｖthから中間電位（１０Ｖ程度）に上昇する。“０”
書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…の
チャネルはビット線が０Ｖなので０Ｖである。

【００７３】書き込み非選択及び“１”書き込みを行う
メモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧
した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位ＶM
から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうする
と書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…、
及び“１”書き込みを行うメモリセルＭＣ11，ＭＣ31，
ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲ
ートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメモリ
セルは書き込まれないが、“０”書き込みを行うメモリ
セルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御
ゲートはＶpp（２０Ｖ程度）なので基板から浮遊ゲート
に電子が注入されて“０”書き込みが行われる。

【００７４】書き込み終了後、制御ゲート，選択ゲー
ト，ビット線が順次放電されて書き込み動作は終了す
る。 ＜書き込みベリファイリード＞書き込み終了後は書き込
みが十分に行われたかを調べる書き込みベリファイ動作
が行われる。

【００７５】ベリファイリードの前半は通常読み出しと
同様に行われる。 ＜“０”書込み不十分（図２１）又は“１”書込みの場
合（図２２）＞まず、時刻ｔ0 にプリチャージ信号ＰＲ
A1，ＰＲB1及びＳＳ２がＶssから所定電位になり、ビッ
ト線ＢＬ１，信号線１４がＶcc（例えば３Ｖ）、ＢＬ
２，信号線１３が０Ｖにプリチャージされる（時刻ｔ1
）。

【００７６】プリチャージが終わるとＰＲA1，ＰＲB1が
Ｖssとなり、ビット線ＢＬ１，ＢＬ２，信号線１３，信
号線１４はフローティング状態になる。この後、ロウデ
コーダ５３から選択ゲート，制御ゲートに所望の電圧が
印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、Ｃ
Ｇ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖ
sgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。

【００７７】メモリセルユニット１内のメモリセルに書
き込まれたデータが“１”の場合にはメモリセルのしき
い値が負なのでメモリセルトランジスタがオンしてセル
電流がビット線ＢＬ１からＢＬ２に流れる。その結果、
例えばビット線ＢＬ１はＶccから３／４Ｖccに、ビット
線ＢＬ２は０Ｖから１／４Ｖccになる。この間、Ｖｐ２
は３／４Ｖcc、Ｖｐ１はＶssに保たれる。

【００７８】その後、ＳＳ２がオフになり、信号線１
３，１４がフローティング状態になる。そして、Ｖｐ
１，Ｖｐ２が３／８Ｖccになると、信号線１３は５／８
Ｖcc、信号線１４は３／８Ｖccになる。

【００７９】＜“０”書込み十分の場合（図２３）＞ま
ず、時刻ｔ0 にプリチャージ信号ＰＲA1，ＰＲB1及びＳ
Ｓ２がＶssから所定電位になり、ビット線ＢＬ１，信号
線１４がＶcc（例えば３Ｖ）、ＢＬ２，信号線１３が０
Ｖにプリチャージされる（時刻ｔ1 ）。

【００８０】プリチャージが終わるとＰＲA1，ＰＲB1が
Ｖssとなり、ビット線ＢＬ１，ＢＬ２，信号線１３，信
号線１４はフローティング状態になる。この後、ロウデ
コーダ３から選択ゲート，制御ゲートに所望の電圧が印
加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ
２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsg
h ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。

【００８１】メモリセルユニット１内のメモリセルに書
き込まれたデータが“０”の場合にはメモリセルのしき
い値が正なのでメモリセルトランジスタがオフする。そ
の結果、例えばビット線ＢＬ１はＶcc、ビット線ＢＬ２
は０Ｖを保つ。この間、Ｖｐ２は３／４Ｖcc、Ｖｐ１は
Ｖssに保たれる。

【００８２】その後、ＳＳ２がオフになり、信号線１
３，１４がフローティング状態になる。そして、Ｖｐ
１，Ｖｐ２が３／８Ｖccになると、信号線１４は５／８
Ｖcc、信号線１３は３／８Ｖccになる。

【００８３】ビット線放電後、ベリファイ信号ＶＲＦＹ
２が３Ｖになり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…
に書き込まれるデータが“１”の場合（図２２）には、
信号線１４のノードＶ４は３Ｖ近くに充電される。ここ
で、ベリファイ信号によって行われる充電の電圧レベル
は、信号線１３のノードＶ３の電圧より大きければよ
い。

【００８４】その後、φP が３Ｖ、φN が０Ｖとなり、
ＣＭＯＳフリップフロップＦＦが不活性化され、φE が
３ＶになることによりＣＭＯＳフリップフロップＦＦが
イコライズされてノードＮ１，Ｎ２がＶcc／２（例えば
１．５Ｖ）になる。その後、ＳＳ１Ａ，ＳＳ１Ｂが３Ｖ
になり、信号線１３，１４とセンスアンプが接続された
後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになり信
号線１３と信号線１４の電位差が増幅され、再書き込み
のデータがセンスアンプにラッチされる。なお、本実施
形態では第２の実施形態と同様に、図１８、図１９、図
２０に示したメモリセルアレイに適用しても有効であ
る。

【００８５】

【発明の効果】以上詳述したように本発明によれば、メ
モリセルユニットにつながる信号線の一方の電位を検出
するのではなく、メモリセルユニットにつながる信号線
の両方の電位を検出する構成を採用しているので、従来
方式に比して読み出し信号量を約２倍に増大させること
ができ、これによりリード・ディスターブ等の不都合を
招くことなくランダムリードの高速化をはかることが可
能となる。

【００８６】これに加えて本発明では、メモリセルユニ
ットにつながる第１及び第２の信号線にスイッチ素子を
介して第３及び第４の信号線をそれぞれ接続し、さらに
第３及び第４の信号線に第１及び第２のコンデンサをそ
れぞれ接続した構成を採用することにより、データが
“０”又は“１”のいずれかで第３の信号線と第４の信
号線に現れる電位の大小関係を反転させることができ、
従って第３の信号線と及び第４の信号線の電位を比較す
るのみで、データのセンス動作を簡易に行うことが可能
となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる不揮発性半導体記憶装
置の基本構成を示す回路図。

【図２】ＮＡＮＤ型のメモリセルユニットの一例を示す
回路図。

【図３】ＮＯＲ型のメモリセルユニットの一例を示す回
路図。

【図４】メモリセルを並列接続したメモリセルユニット
の一例を示す回路図。

【図５】メモリセルを並列接続したメモリセルユニット
の別の例を示す回路図。

【図６】第１の実施形態の読み出し回路部の構成を示す
回路図。

【図７】差動アンプの一例としてフリップフロップ型の
センスアンプを示す回路図。

【図８】差動アンプの一例としてカレントミラー型のセ
ンスアンプを示す回路図。

【図９】差動アンプの一例としてクロスカップル型のセ
ンスアンプを示す回路図。

【図１０】複数個の差動アンプを組み合わせて構成され
る差動アンプを示す回路図。

【図１１】第１の実施形態における読み出し方法を説明
するための図。

【図１２】従来装置における読み出し方法を説明するた
めの図。

【図１３】第２，３の実施形態のＮＡＮＤ型ＥＥＰＲＯ
Ｍの構成を示すブロック図。

【図１４】第２，３の実施形態のメモリセルアレイの構
成を示す回路図。

【図１５】第２，３の実施形態のセンスアンプの構成を
示す回路図。

【図１６】“１”読み出しの場合のタイミング図。

【図１７】“０”読み出しの場合のタイミング図。

【図１８】第２，３の別の実施形態のメモリセルアレイ
の構成を示す回路図。

【図１９】第２，３の別の実施形態のメモリセルアレイ
の構成を示す回路図。

【図２０】第２，３の別の実施形態のメモリセルアレイ
の構成を示す回路図。

【図２１】“０”書込み不十分の場合のタイミング図。

【図２２】“１”書込みの場合の場合のタイミング図。

【図２３】“０”書込み十分の場合の場合のタイミング
図。

【図２４】従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構成を
示す平面図と等価回路図。

【図２５】図２４（ａ）のＡ−Ａ’及びＢ−Ｂ’断面
図。

【図２６】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの等価回路図。

【図２７】従来の不揮発性半導体の読み出し方法を説明
するための図。

【符号の説明】

１１…第１の信号線 １２…第２の信号線 １３…第３の信号線 １４…第４の信号線 ３０…メモリセルユニット ４０…センスアンプ Ｃ1 ，Ｃ2 …コンデンサ ＤＡ…差動アンプ

Claims (3)

【特許請求の範囲】
1. 【請求項１】一端が第１の信号線に接続され、他端が第
   ２の信号線に接続され、ワード線により選択される少な
   くとも１個の不揮発性メモリセルを含むメモリセルユニ
   ットを、マトリクス状に配置してなるメモリセルアレイ
   と、 第１の信号線にスイッチ素子を介して接続された第３の
   信号線と、 第２の信号線にスイッチ素子を介して接続された第４の
   信号線と、 一端が第３の信号線に接続され、他端が第１の基準電位
   に接続された第１のコンデンサと、 一端が第４の信号線に接続され、他端が第２の基準電位
   に接続された第２のコンデンサと、を備えたことを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】一端が第１の信号線に接続され、他端が第
   ２の信号線に接続され、ワード線により選択される少な
   くとも１個の不揮発性メモリセルを含むメモリセルユニ
   ットを、マトリクス状に配置してなるメモリセルアレイ
   と、 第１の信号線にスイッチ素子を介して接続された第３の
   信号線と、 第２の信号線にスイッチ素子を介して接続された第４の
   信号線と、 一端が第３の信号線に接続され、他端が第１の基準電位
   に接続された第１のコンデンサと、 一端が第４の信号線に接続され、他端が第２の基準電位
   に接続された第２のコンデンサと、 読み出し時、又は書き込み若しくは消去が十分に行われ
   たかを調べるベリファイ読み出し時に、第１の信号線の
   電位変化が転送された第３の信号線の電位変化と第２の
   信号線の電位変化が転送された第４の信号線の電位変化
   を検出する手段と、を備えたことを特徴とする不揮発性
   半導体記憶装置。
3. 【請求項３】一端が第１の信号線に接続され、他端が第
   ２の信号線に接続され、ワード線により選択される少な
   くとも１個の不揮発性メモリセルを含むメモリセルユニ
   ットを、マトリクス状に配置してなるメモリセルアレイ
   と、 第１の信号線にスイッチ素子を介して接続された第３の
   信号線と、 第２の信号線にスイッチ素子を介して接続された第４の
   信号線と、 一端が第３の信号線に接続され、他端が第１の基準電位
   に接続された第１のコンデンサと、 一端が第４の信号線に接続され、他端が第２の基準電位
   に接続された第２のコンデンサと、 第１の信号線の電位変化を第３の信号線に転送し、第２
   の信号線の電位変化を第４の信号線に転送した後に、第
   １の基準電位及び第２の基準電位を変化させ、その後に
   第３の信号線と第４の信号線の電位変化を検出する手段
   と、を備えたことを特徴とする不揮発性半導体記憶装
   置。