JP2006079802A - 一列の電荷トラッピングメモリセルを作動させるための方法および装置 - Google Patents
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Abstract
【解決手段】前記メモリセルの一部分は、メモリセルの前記列のどちらかの端のパストランジスタの1つをオンにすることによって選択される。前記選択された部分の電荷蓄積状態が、両方のパストランジスタと結合されたビット線における電流を測定することによって判定される。
【選択図】図1A
Description
2004年9月9日に出願された米国の仮出願60/608,455に対する本願の優先権を主張する。また、2004年9月9日に出願された米国の仮出願60/608,528に対する本願の優先権を主張する。
120 上部誘電体構造(酸化物構造)
130 電荷トラッピング構造
140 底部誘電体構造
150 ソース
160 ドレーン
170 基板
210 ゲート
220 上部誘電体構造
230 電荷トラッピング構造
233 ドレーン側
234 正孔
240 底部誘電体構造(トンネル誘電体)
250 ソース
260 ドレーン
270 基板
310 ビット
320 ビット
330 時間間隔
340 時間間隔
350 検出ウィンドウ
360 レベル
362 レベル
364 レベル
366 レベル
410 電荷トラッピング部
420 電荷トラッピング部
502 基板
505 ビット線
510 パストランジスタ
520 メモリセル
540 メモリセル
542 部分
544 部分
550 メモリセル
590 パストランジスタ
595 ビット線
602 基板
605 ビット線
610 パストランジスタ
620 メモリセル
640 メモリセル
642 部分
644 部分
650 メモリセル
690 パストランジスタ
695 ビット線
702 基板
705 ビット線
710 ゲート
720 ゲート(メモリセル)
804 ビット線
810 パストランジスタ
820 メモリセル
902 基板
903 ビット線
910 パストランジスタ
920 メモリセル
1002 基板
1003 ビット線
1010 パストランジスタ
1020 メモリセル
1102 基板
1103 ビット線
1104 ビット線
1110 パストランジスタワード線
1120 メモリセルワード線
1140 ワード線
1143 電荷トラッピング構造部
1144 電荷トラッピング構造部
1150 メモリセルワード線
1190 パストランジスタワード線
1202 基板
1203 ビット線
1204 ビット線
1210 パストランジスタワード線
1220 メモリセルワード線
1240 ワード線
1243 電荷トラッピング構造部
1244 電荷トラッピング構造部
1250 メモリセルワード線
1290 パストランジスタワード線
1302 基板
1303 ビット線
1310 パストランジスタワード線
1320 メモリセルワード線
1340 ワード線
1343 電荷トラッピング構造部
1350 メモリセルワード線
1390 パストランジスタワード線
1402 基板
1403 ビット線
1410 パストランジスタワード線
1420 メモリセルワード線
1440 ワード線
1443 電荷トラッピング構造部
1450 メモリセルワード線
1490 パストランジスタワード線
1500 メモリアレイ
1501 ロウデコーダ
1502 ワード線
1503 カラムデコーダ
1504 ビット線
1505 バス
1506 ブロック
1507 データバス
1508 バイアス配置供給電圧
1509 バイアス配置状態マシン
1511 データイン線
1515 データアウト線
1550 集積回路
Claims (20)
- 直列に配置された複数のメモリセルを動作させる方法において、直列に配置された複数のメモリセルは、第1のパストランジスタおよびビット線と結合された第1の端部と、第2のパストランジスタおよび前記ビット線と結合された第2の端部を有し、各メモリセルは、ゲートと、基板領域におけるソースおよびドレーン領域を有し、上部誘電体と、前記ソースおよびドレーン領域に対応する部分を有する電荷トラッピング構造と、前記ゲートと前記基板領域との間の底部誘電体を含む、直列に配置された複数のメモリセルを動作させる方法であって、
複数のメモリセルの中のメモリセルを選択し、
前記第1のパストランジスタおよび前記第2のパストランジスタの一方をオンにして、前記選択されたメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択し、
前記電荷トラッピング構造の前記選択された部分の前記電荷蓄積状態を判定するために、第1のバイアス配置を適用することを特徴とする複数のメモリセルを動作させる方法。 - 各カラムが、直列に配置され第1の端部および第2の端部を有する複数のメモリセルを含む、複数のカラムを有するメモリアレイであって、各メモリセルは、
ソースおよびドレーン領域を有する基板領域と、
前記基板領域と結合された底部誘電体と、
前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
前記電荷トラッピング構造と結合された上部誘電体と、
前記上部誘電体と結合されたゲートとを有するメモリアレイと、
前記直列に配置された複数のメモリセルの前記第1の端部と結合された第1のパストランジスタと、
前記直列に配置された複数のメモリセルの前記第2の端部と結合された第2のパストランジスタと、
前記第1のパストランジスタおよび前記第2のパストランジスタと結合されたビット線と、
前記複数のメモリセルの前記ゲートと結合された複数のワード線と、
前記複数のメモリセルと結合されたロジックであって、前記第1のパストランジスタおよび前記第2のパストランジスタの一方をオンにして、前記複数のメモリセルの中のメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択するロジックと、を有することを特徴とする不揮発性メモリ。 - 半導体基板を提供する工程、
前記基板上に、直列に配置され第1の端部および第2の端部を有する複数のメモリセルを提供する工程であって、各メモリセルは、
前記半導体基板の中にある、ソースおよびドレーン領域を有する基板領域と、
前記基板領域と結合された底部誘電体と、
前記ソースおよびドレーン領域に対応し電荷蓄積状態を有する部分を有する、前記底部誘電体と結合された電荷トラッピング構造と、
前記電荷トラッピング構造と結合された上部誘電体と、
前記上部誘電体と結合されたゲートを有する工程、
前記直列に配置された複数のメモリセルの前記第1の端部と結合された第1のパストランジスタを提供する工程、
前記直列に配置された複数のメモリセルの前記第2の端部と結合された第2のパストランジスタを提供する工程、
前記第1のパストランジスタおよび前記第2のパストランジスタと結合されたビット線を提供する工程、
前記複数のメモリセルの前記ゲートと結合された複数のワード線を提供する工程、
前記複数のメモリセルと結合されたロジックであって、前記第1のパストランジスタおよび前記第2のパストランジスタの一方をオンにして、前記複数のメモリセルの中のメモリセルの前記ソース領域または前記ドレーン領域と前記ビット線を電気的に結合させ、それによって、前記ソース領域または前記ドレーン領域に対応する前記電荷トラッピング構造の部分を選択するロジックを提供する工程、を有することを特徴とする不揮発性メモリ集積回路を製造する方法。 - 前記第1のバイアス配置が、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に電圧差を印加し、前記ソース領域または前記ドレーン領域のもう一方を浮動させることを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記第1のバイアス配置が、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に第1の電圧差を生じさせ、ならびに、前記基板領域と、前記ソースおよびドレーン領域の一方との間に第2の電圧差を生じさせ、前記第1の電圧差および前記第2の電圧差が、前記判定のために十分なバンド間トンネル電流を生じさせ、前記第1の電圧差および前記第2の電圧差は、前記電荷蓄積状態を変化させないことを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記第1のバイアス配置が、少なくともおよそ5Vの第1の電圧差を、前記ゲートと、前記ソース領域または前記ドレーン領域の一方との間に生じさせ、ならびに、およそ5V未満の第2の電圧差を、前記基板領域と、前記ソース領域または前記ドレーン領域の一方との間に生じさせることを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記第1のバイアス配置が、少なくとも、前記ソース領域または前記ドレーン領域の一方を通るバンド間電流成分を誘発することを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記第1のバイアス配置が、前記基板領域を通って流れる電流と、前記ソース領域または前記ドレーン領域の一方を通って流れる電流を測定することを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記基板領域が、前記半導体基板におけるウェルであることを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、Fowler−Nordheimトンネリングを介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、チャネルホットエレクトロン注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、channel initiated二次電子注入電流を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造と前記基板領域との間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、バンド間熱正孔トンネリングを介して前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造と前記ゲートとの間の電子運動を介して前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
前記第1のバイアス配置において、前記第2のバイアス配置および前記第3のバイアス配置の一方によって調整された前記電荷蓄積状態に対して、およそ100ナノアンペアの電流を測定し、前記第2のバイアス配置および前記第3のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して、およそ1ナノアンペアの電流を測定することを特徴とする動作方法、メモリ、または製造方法。 - 請求項1、2、または3に記載の動作方法、メモリ、または製造方法において、前記ロジックが、さらに、
第2のバイアス配置を適用し、前記電荷トラッピング構造の正味の正電荷を増加させることによって、前記電荷蓄積状態を調整し、
第3のバイアス配置を適用し、前記電荷トラッピング構造の正味の負電荷を増加させることによって、前記電荷蓄積状態を調整し、
前記第1のバイアス配置において、前記第2のバイアス配置および前記第3のバイアス配置の一方によって調整された前記電荷蓄積状態に対して測定される電流が、前記第2のバイアス配置および前記第3のバイアス配置のもう一方によって調整された前記電荷蓄積状態に対して測定される電流よりも、少なくともおよそ10倍大きいことを特徴とする動作方法、メモリ、または製造方法。 - 前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、1ビットを保存することを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記電荷トラッピング構造の各部分の前記電荷蓄積状態が、複数のビットを保存することを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
- 前記第1のバイアス配置の間に生成される熱正孔が、前記電荷蓄積状態を妨害するためには不十分であることを特徴とする請求項1、2、または3に記載の動作方法、メモリ、または製造方法。
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