JP3173456B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3173456B2
JP3173456B2 JP06995998A JP6995998A JP3173456B2 JP 3173456 B2 JP3173456 B2 JP 3173456B2 JP 06995998 A JP06995998 A JP 06995998A JP 6995998 A JP6995998 A JP 6995998A JP 3173456 B2 JP3173456 B2 JP 3173456B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、主ビット線と副ビット線とを有する半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の記憶容量は大容
量化し、１本のビット線に多数のメモリセルが接続され
るようになった。通常、フラッシュメモリやＲＯＭ、Ｅ
ＰＲＯＭなどのメモリセルはＭＯＳトランジスタで構成
され、トランジスタのドレインがビット線に接続されて
いる。半導体記憶装置を形成する半導体基板とドレイン
との間には寄生容量が存在するとともに、ドレインから
基板へ微量のリーク電流もながれる。記憶容量が少ない
場合は、寄生容量やリーク電流は問題なかったが、大容
量化すると、１つのビット線における寄生容量やリーク
電流の総量は無視できなくなる。
【０００３】一般に、ビット線はセンスアンプに接続さ
れ、センスアンプはメモリセルに記憶された記憶情報を
判定し、“０”または“１”の信号に復元している。し
かし、寄生容量やリーク電流が大きくなると、ビット線
をプリチャージする電流が増加するばかりでなく、メモ
リセルから読み出される微弱な信号がセンスアンプで判
定できなくなってしまう。
【０００４】この問題を解決するための構成として、１
つのビット線につながるメモリセルをいくつかのブロッ
クに分けて、１ブロックのメモリセルを副ビット線に接
続し、副ビット線と主ビット線との間をブロック選択ト
ランジスタで接続する構成が知られている。
【０００５】このように、従来の半導体記憶装置は、複
数の主ビット線に対し、それぞれブロック選択トランジ
スタを介して接続される複数の副ビット線を持ち、副ビ
ット線には、複数のメモリセルが接続されていた。主ビ
ット線と副ビット線は、ブロック選択トランジスタによ
り電気的に接続されあるいは切り離される。このため、
センスアンプからビット線を見たとき、複数のブロック
選択トランジスタと、選択されたブロックのメモリセル
だけがつながっていることになる。従って、寄生容量や
リーク電流の影響を大幅に低減できる。
【０００６】このような構成を持つものとして、例え
ば、特開平８−２０４１５８号公報に開示された半導体
メモリ装置が知られている。
【０００７】この半導体メモリ装置は、それぞれ複数の
メモリトランジスタと接続された複数の副ビット線と、
これらの副ビット線が選択的に接続される主ビット線と
を有する半導体メモリ装置であって、主ビット線を構成
する導電層と同一導電層で主ビット線と電気的に分離し
た補助配線層を形成し、この補助配線層を副ビット線と
接続している。これにより、ＤＩＮＯＲ型フラッシュメ
モリに代表されるようなビット線を主ビット線と副ビッ
ト線に分割した半導体メモリ装置における副ビット線を
低抵抗化し、集積度の向上とメモリの動作スピードの向
上を図ることができる。
【０００８】即ち、主ビット線と副ビット線に分けた場
合、副ビット線自体が持っている抵抗により、副ビット
線の長さや１個のブロック選択トランジスタに接続され
た副ビット線当たりのメモリセルの数が制限されてしま
うが、この配線抵抗の減少により、従来一つの副ビット
線に接続されたメモリトランジスタの数が１２個程度で
あるのに対し、３２個以上とすることが可能になる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、副ビット線の半分程にシート抵抗の高
いポリサイド配線を用いているため、メモリ動作の高速
化および高集積化に限界がある。従って、この半導体メ
モリ装置のように、メモリ単体としての使用を前提とし
たメモリ装置の場合には十分な高速化が可能となるが、
例えば、高性能化が著しい現在の超小型コンピュータシ
ステムであるマイクロコンピュータ等に内蔵されるメモ
リ装置の場合は、従来の半導体メモリ装置に比べて動作
速度の格段の高速化が求められる。
【００１０】つまり、メモリの規模が大きくなると当然
ビット線の長さも長くなり、寄生容量や配線抵抗が増大
して読み出し速度が遅くなってしまうため、ビット線の
抵抗をより減少させる必要があるが、従来の半導体メモ
リ装置では対応しきれなかった。
【００１１】本発明の目的は、読み出し速度の向上と共
により集積度を高めたコンピュータシステム等に対応が
可能な半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体記憶装置は、複数のメモリセル
トランジスタが接続された複数の副ビット線が、選択的
に主ビット線に接続される半導体記憶装置において、前
記副ビット線および前記主ビット線を、金属材料により
形成して、金属材料からなる多層配線構造の異なった層
にそれぞれ形成し、前記副ビット線は、前記主ビット線
との接続端と開放端を互いに逆にして前記主ビット線の
両側に配置された一対毎からなることを特徴としてい
る。
【００１３】上記構成を有することにより、主ビット線
および副ビット線がポリシリコンに比べてずっとシート
抵抗が低い金属材料で形成され、副ビット線は、主ビッ
ト線との接続端と開放端を互いに逆にして主ビット線の
両側に配置された一対毎からなることから、副ビット線
を少々伸ばしてもその配線抵抗を殆ど無視することがで
き、１副ビット線当たりの接続メモリセルトランジスタ
数を増やすことが可能となり、また、種ビット線の長さ
が半分になり主ビット線の配線抵抗が低減する。このた
め、読み出し速度の向上と共により集積度を高めたコン
ピュータシステム等に対応が可能となる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明の実施の形態では、
不揮発性メモリセルからなる半導体記憶装置を一例とし
て説明する。
【００１５】［第１の実施の形態］図１は、本発明の第
１の実施の形態に係る半導体記憶装置の配列構成図であ
る。図２は、図１に示す半導体記憶装置のレイアウト図
である。図３は、図２のＡ−Ａ線に沿う断面図である。
図４は、図２のＢ−Ｂ線に沿う断面図である。
【００１６】図１に示すように、半導体記憶装置１０
は、主ビット線（ＭＢＬ）１１に選択的に接続された複
数の副ビット線（ＳＢＬ）１２を有し、副ビット線１２
には、複数のメモリセルトランジスタ（ＭＣ）１３が接
続されている。この図１には、２本の主ビット線１１
ａ，１１ｂ、各主ビット線１１に２本ずつの副ビット線
１２ａ，１２ｂ，１２ｃ，１２ｄ、及び各副ビット線１
２に８個ずつのメモリセルトランジスタ１３ａ〜１３ｈ
が示されている。
【００１７】また、半導体記憶装置１０は、行方向に複
数のワード線（ＷＬ）１６とソース線（ＳＬ）を有し、
ワード線１６とソース線（ＳＬ）には、複数のメモリセ
ルトランジスタ１３のゲートとソースがそれぞれ接続さ
れている。
【００１８】なお、以下の説明において、共通する構成
要素については代表的な要素についてのみ説明し、重複
した説明を省略する。
【００１９】１本の主ビット線ＭＢＬ１１ａからそれぞ
れブロック選択トランジスタ（ＢＳ）１４ａ，１４ｂを
介して分岐した２本の副ビット線１２ａ，１２ｂは、主
ビット線１１ａとの接続端（ＢＳ１４側）と開放端側を
互いに逆向きにして主ビット線１１ａの両側に並んで配
置され、主ビット線１１ａを挟む２個の副ビット線１２
ａ，１２ｂを一対として組み合わされる（図１参照）。
また、一対の副ビット線１２ａ，１２ｂに、ワード線１
６ａ〜１６ｈがそれぞれほぼ直角に交差しており、１つ
の主ビット線１１ａに属する２つのメモリセル１３ａ〜
１３ｈが１つのワード線１６ａ〜１６ｈにつながる。主
ビット線１１ｂについても同様である。このブロック選
択トランジスタ１４は、主ビット線１１と副ビット線１
２を電気的に接続或いは切断する。
【００２０】従って、隣接する両主ビット線１１ａ，１
１ｂの間には、副ビット線１２ｂ，１２ｃが存在し、そ
れぞれ主ビット線１１ａ，１１ｂに接続されたている。
各副ビット線１２ｂ，１２ｃには、それぞれ８個のメモ
リセルトランジスタ１３ａ〜１３ｈが接続され、メモリ
セルトランジスタ１３ａ〜１３ｈの列が両主ビット線１
１ａ，１１ｂの間に並んで位置する。
【００２１】図２〜図４に示すように、この半導体記憶
装置１０は、アルミニウムなどからなる複数の金属配線
層を設けた多層配線構造を有し、半導体基板（ＳＵＢ）
の上に第１層間絶縁膜（ＩＮＳ１）を介して設けた第１
金属配線層に副ビット線１２ｄが形成され（図３参
照）、この第１金属配線層の上に第２層間絶縁膜（ＩＮ
Ｓ２）を介して設けた第２金属配線層に主ビット線１１
ａ，１１ｂが形成されている（図４参照）。
【００２２】各ブロック選択線（ＢＳＬ）１５ａ，１５
ｂ、各ワード線（ＷＬ）１６ａ〜１６ｈ、及びソース線
（ＳＬ）は、各主ビット線１１ａ，１１ｂと各副ビット
線１２ａ，１２ｂ，１２ｃ，１２ｄに交差して配線され
（図１参照）、隣接する両副ビット線１２は、第２層間
絶縁膜（ＩＮＳ２）を挟んで配置される（図２、図４参
照）。各主ビット線１１ａ，１１ｂには、所定距離離間
してブロック選択トランジスタ１４ａ，１４ｂが配置さ
れる（図２参照）。
【００２３】半導体基板（ＳＵＢ）上に形成されたメモ
リセルトランジスタ１３は、周囲から絶縁されたフロー
ティングゲート（ＦＧ）とその上に形成されワード線
（ＷＬ）につながるコントロールゲート（ＣＧ）、及び
半導体基板（ＳＵＢ）に形成されたドレイン領域（Ｄ）
とソース領域（ソース線ＳＬ）から構成される。各メモ
リセルトランジスタ１３は、第１層間絶縁膜（ＩＮＳ
１）により覆われ、それらのドレイン領域（Ｄ）は、第
１層間絶縁膜（ＩＮＳ１）内のコンタクトホール（Ｃ
Ｈ）を介して副ビット線１２と接続されている（図２、
図３，図４参照）。
【００２４】同様に、半導体基板（ＳＵＢ）上に形成さ
れたブロック選択トランジスタ１４は、周囲から絶縁さ
れたブロック選択線（ＢＳＬ）１５、及び半導体基板
（ＳＵＢ）に形成されたドレイン領域（ＢＳＤ）とソー
ス領域（ＢＳＳ）から構成される。各ブロック選択トラ
ンジスタ１４は、第１層間絶縁膜（ＩＮＳ１）により覆
われ、各ソース領域（ＢＳＳ）は、第１層間絶縁膜（Ｉ
ＮＳ１）内のコンタクトホール（ＣＨ）を介して副ビッ
ト線１２と接続される（図２、図３参照）。また、各ド
レイン領域（ＢＳＤ）は、第１と第２の層間絶縁膜（Ｉ
ＮＳ１，ＩＮＳ２）内のコンタクトホール（ＣＨ）とヴ
ィアホール（ＶＨ）を介して主ビット線１１と接続され
ている（図２、図３参照）。
【００２５】ブロック選択トランジスタ１４のソース領
域（ＢＳＳ）とメモリセルトランジスタ１３のソース領
域（ソース線ＳＬ）は、フィールド酸化膜（ＦＯＸ）を
挟んで配置されている（図３参照）。
【００２６】主ビット線１１及び副ビット線１２を形成
する金属配線層は、アルミニウムを主とした材料から形
成されており、このような材料としては、例えば、Ｃｕ
の含有率が０．５％のＡｌＣｕ、あるいはＳｉの含有率
が１％でＣｕの含有率が０．５％のＡｌＳｉＣｕ、ある
いはＳｉの含有率が１％のＡｌＳｉ等がある。
【００２７】このように本発明によれば、副ビット線１
２が全て、ポリシリコンに比べてずっとシート抵抗が低
いアルミニウムを主とした材料からなる金属配線で形成
することから、副ビット線１２を少々伸ばしてもその配
線抵抗を殆ど無視することができ、１副ビット線１２当
たりの接続メモリセルトランジスタ１３の数を増やすこ
とが可能となる。因みに、従来一つの副ビット線に接続
されるメモリトランジスタ数が１２〜３２個程度であっ
たのに対し、本願発明に係る半導体記憶装置１０の場合
１００個以上とすることができる。
【００２８】よって、メモリの読み出し速度の向上と共
に、主ビット線１１と副ビット線１２を分岐させるブロ
ック選択トランジスタ１４の数を減らして集積度を高め
ることが可能になり、マイクロコンピュータ等に内蔵さ
れるメモリ装置への対応が可能となる。
【００２９】また、主ビット線１１を挟む２個の副ビッ
ト線１２ａ，１２ｂを一対として、副ビット線の開放端
側を互いに逆向きにして主ビット線１１の両側に並んで
配置することで、主ビット線１１の長さが半分になり、
主ビット線の配線抵抗が低減するので、メモリの読み出
し速度を向上することができる。
【００３０】さらに、多層の金属配線層で構成されるマ
イクロコンピュータ内に本実施の形態に係わる半導体記
憶装置を形成することで、多層の金属配線層形成工程が
共用できるので、製造工程数を追加することなく半導体
記憶装置を製造できる。
【００３１】［第２の実施の形態］図５は、本発明の第
２の実施の形態に係る半導体記憶装置のレイアウト図で
ある。図６は、図５のＡ−Ａ線に沿う断面図である。図
７は、図５のＢ−Ｂ線に沿う断面図である。
【００３２】図５に示すように、半導体記憶装置２０
は、副ビット線１２も主ビット線１１と同様にアルミニ
ウムを主とした材料からなる第２金属配線層により形成
される他は、第１の実施の形態に示す半導体記憶装置１
０と同様の構成を有する。
【００３３】半導体記憶装置２０において、ブロック選
択トランジスタ１４のドレイン領域（ＢＳＤ）は、コン
タクトホール（ＣＨ）を介して第１金属配線層に接続さ
れ、更に、ヴィアホール（ＶＨ）を介して主ビット線１
１を形成する第２金属配線層に接続される。また、ブロ
ック選択トランジスタ１４のソース領域（ＢＳＳ）は、
コンタクトホール（ＣＨ）を介して第１金属配線層に接
続され、更に、コンタクトホール（ＣＨ）とは離間した
位置にあるヴィアホール（ＶＨ）を介して副ビット線１
２を形成する第２金属配線層に接続される。また、メモ
リセルトランジスタ１３のドレイン領域（Ｄ）もコンタ
クトホール（ＣＨ）を介して第１金属配線層に接続さ
れ、更に、ヴィアホール（ＶＨ）を介して副ビット線１
２に接続される（図５、図６、図７参照）。
【００３４】上記構成を有する半導体記憶装置２０は、
副ビット線１２を第２金属配線層に形成するために、コ
ンタクトホール（ＣＨ）でブロック選択トランジスタ１
４のドレイン領域（ＢＳＤ）に第１金属配線層を接続し
た後、ヴィアホール（ＶＨ）で第１金属配線層と第２金
属配線層とを接続する。このように、主ビット線１１と
副ビット線１２が第２金属配線層で形成され、副ビット
線１２は主ビット線１１の脇を通る（図５，図７参
照）。
【００３５】また、第２金属配線層とメモリセルトラン
ジスタ１３とを接続するために、一旦ヴィアホール（Ｖ
Ｈ）で第１金属配線層に接続した後、第１金属配線層と
メモリセルトランジスタ１３の拡散層とを接続する。こ
の結果、１本の主ビット線１１に対し２本の副ビット線
１２が対になるように形成され、この２本の副ビット線
１２は同じワード線１６ａ〜１６ｈと接続され、異なる
ブロック選択トランジスタ１４で異なる選択線１５と接
続される（図５参照）。
【００３６】また、コンタクトホール（ＣＨ）は、図７
の図面上でメモリセルトランジスタ１３のドレイン領域
（Ｄ）の中央に位置するように形成される。さらに、第
１金属配線層は、コンタクトホール（ＣＨ）との位置合
わせズレを考慮して、コンタクトホール（ＣＨ）の径よ
りも大きめに形成される。従って、１つの主ビット線１
１ａにつながる副ビット線１２ａ，１２ｂのコンタクト
ホール（ＣＨ）部における第１金属配線層の間隔ｄは狭
くなる。
【００３７】仮に、この間隔ｄの間に主ビット線１１ａ
を通すだけの余裕があれば、第１金属配線層だけで主ビ
ット線１１ａと副ビット線１２ａ，１２ｂを形成しても
よい。余裕がない場合には、本実施の形態のように、１
つの主ビット線１１につながる副ビット線１２ａ，１２
ｂとのヴィアホール（ＶＨ）の間隔を図７の図面上でコ
ンタクトホール（ＣＨ）の間隔より離して配置し、第２
金属配線層で副ビット線１２ａ，１２ｂを形成すること
で、主ビット線１１ａと副ビット線１２ａ，１２ｂとの
間隔に余裕を持たせることができる。この結果、製造工
程の位置合わせ精度にも余裕ができて、半導体記憶装置
の製造がし易くなるとともに、配線間の容量やリークを
低減できるので、半導体記憶装置の信頼性を向上させる
ことができる。逆に、余裕を少なくすることで、微細化
にも対応できることになり、チップ面積を低減できる。
【００３８】従って、半導体記憶装置２０の場合、半導
体記憶装置１０と同様の作用及び効果を得ることができ
る上に、主ビット線１１と副ビット線１２を共に第２金
属配線層により形成することで、主ビット線１１及び副
ビット線１２と交差する方向に第１金属配線層を形成す
ることが可能になり、図８に示すように、この第１金属
配線層にメタルワード線（Ｍ１６ｆやＭ１６ｇ等）やメ
タルソース線（ＭＳＬ）を形成し、何ビットかおきにコ
ンタクトホール（ＣＨ）を介してワード線（１６ｆや１
６ｇ等）やソース線（ＳＬ）と接続することで、ワード
線（ＷＬ）やソース線（ＳＬ）の配線抵抗を低減でき、
ワード線信号の遅延も減らすことができる。
【００３９】なお、上記各実施の形態において、主ビッ
ト線１１及び副ビット線１２を形成する第１、第２金属
配線層は、第１の実施の形態と同様、アルミニウムなど
を主とした材料から形成されて配線抵抗が十分低いもの
であればよく、上記例示したものに限らない。
【００４０】また、主ビット線及び副ビット線が形成さ
れる金属配線層も２層に限るものではなく、３層以上で
も良い。
【００４１】また、本発明は、不揮発性メモリセルだけ
でなくＲＯＭやＥＰＲＯＭにも適用でき、さらに、メモ
リセルを直列に接続したＮＡＮＤ型の半導体記憶装置の
配置にも適用できる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
主ビット線および副ビット線がポリシリコンに比べてず
っとシート抵抗が低い金属材料で形成され、副ビット線
は、主ビット線との接続端と開放端を互いに逆にして主
ビット線の両側に配置された一対毎からなることから、
副ビット線を少々伸ばしてもその配線抵抗を殆ど無視す
ることができ、１副ビット線当たりの接続メモリセルト
ランジスタ数を増やすことが可能となり、また、種ビッ
ト線の長さが半分になり主ビット線の配線抵抗が低減す
るため、読み出し速度の向上と共に、より集積度を高め
ることが可能になり、マイクロコンピュータ等に内蔵さ
れるメモリ装置への対応が可能となる。特に、主ビット
線と副ビット線を共に同一層で形成した場合、ワード線
における信号の遅延を減らすこともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装
置の配列構成図である。
【図２】図１に示す半導体記憶装置のレイアウト図であ
る。
【図３】図２のＡ−Ａ線に沿う断面図である。
【図４】図２のＢ−Ｂ線に沿う断面図である。
【図５】本発明の第２の実施の形態に係る半導体記憶装
置のレイアウト図である。
【図６】図５のＡ−Ａ線に沿う断面図である。
【図７】図５のＢ−Ｂ線に沿う断面図である。
【図８】第１金属層にメタルワード線及びメタルソース
線を形成した状態を示す説明図である。
【符号の説明】
１０，２０ 半導体記憶装置 １１ 主ビット線（ＭＢＬ） １２ 副ビット線（ＳＢＬ） １３ メモリセルトランジスタ（ＭＣ） １４ ブロック選択トランジスタ（ＢＳ） １５ ブロック選択線（ＢＳＬ） １６ａ〜１６ｈ ワード線（ＷＬ） ＢＳＤ ドレイン領域 ＢＳＳ ソース領域 ＣＨ コンタクトホール Ｄ ドレイン領域 ＦＧ フローティングゲート ＦＯＸ フィールド酸化膜 ＩＮＳ１ 第１層間絶縁膜 ＩＮＳ２ 第２層間絶縁膜 ＳＬ ソース線 ＳＵＢ 半導体基板 ＶＨ ヴィアホール ＷＬ ワードライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 一明 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 金子 真輝 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平８−204158（ＪＰ，Ａ) 特開 平７−147095（ＪＰ，Ａ) 特開 平11−87660（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルトランジスタが接続され
    た複数の副ビット線が、選択的に主ビット線に接続され
    る半導体記憶装置において、 前記副ビット線および前記主ビット線を、金属材料によ
    り形成して、金属材料からなる多層配線構造の異なった
    層にそれぞれ形成し、前記副ビット線は、前記主ビット
    線との接続端と開放端を互いに逆にして前記主ビット線
    の両側に配置された一対毎からなることを特徴とする半
    導体記憶装置。
  2. 【請求項２】複数のメモリセルトランジスタが接続され
    た複数の副ビット線が、選択的に主ビット線に接続され
    る半導体記憶装置において、 前記副ビット線および前記主ビット線を、金属材料によ
    り形成して、金属材料からなる多層配線構造の同一層に
    共に形成し、前記副ビット線は、前記主ビット線との接
    続端と開放端を互いに逆にして前記主ビット線の両側に
    配置された一対毎からなることを特徴とする半導体記憶
    装置。
  3. 【請求項３】前記主ビット線および前記副ビット線を第
    ２層金属配線により形成し、前記主ビット線および副ビ
    ット線と交差する方向に第１層金属配線を形成すること
    を特徴とする請求項１または２に記載の半導体記憶装
    置。
  4. 【請求項４】複数のメモリセルトランジスタが接続され
    た複数の副ビット線が、選択的に主ビット線に接続され
    る半導体記憶装置において、 前記副ビット線および前記主ビット線を、金属材料によ
    り形成して、金属材料からなる多層配線構造の同一層に
    共に形成し、且つ、 前記主ビット線および前記副ビット
    線を第２層金属配線により形成し、前記主ビット線およ
    び前記副ビット線と交差する方向に第１層金属配線を形
    成することを特徴とする半導体記憶装置。
  5. 【請求項５】ワード線またはソース線を前記第１層金属
    配線で形成することを特徴とする請求項３または４に記
    載の半導体記憶装置。
  6. 【請求項６】前記金属材料は、アルミニウムを主とした
    材料であることを特徴とする請求項１から５のいずれか
    に記載の半導体記憶装置。
  7. 【請求項７】前記アルミニウムを主とした材料は、Ｃｕ
    の含有率が０．５％のＡｌＣｕ、あるいはＳｉの含有率
    が１％でＣｕの含有率が０．５％のＡｌＳｉＣｕ、ある
    いはＳｉの含有率が１％のＡｌＳｉであることを特徴と
    する請求項６に記載の半導体記憶装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215701B1 (en) * 1998-12-22 2001-04-10 Oki Semiconductor Nonvolatile memory cell structure for integration with semiconductor logic devices and method of using same
US6545310B2 (en) * 2001-04-30 2003-04-08 Motorola, Inc. Non-volatile memory with a serial transistor structure with isolated well and method of operation
DE10139725B4 (de) * 2001-08-13 2006-05-18 Infineon Technologies Ag Integrierter dynamischer Speicher sowie Verfahren zum Betrieb eines integrierten dynamischen Speichers
JP4596729B2 (ja) * 2001-12-26 2010-12-15 ルネサスエレクトロニクス株式会社 半導体記憶装置及び書き込みと読み出しの制御方法
KR100463602B1 (ko) * 2001-12-29 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리의 배선
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
KR100714475B1 (ko) * 2006-01-11 2007-05-04 삼성전자주식회사 상변화 메모리 장치
US7741717B2 (en) 2006-07-05 2010-06-22 Hynix Semiconductor, Inc. Metal line of semiconductor device and method of fabricating the same
JP2009033029A (ja) * 2007-07-30 2009-02-12 Panasonic Corp 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3343251A1 (de) * 1983-11-30 1985-06-05 W.C. Heraeus Gmbh, 6450 Hanau Systemtraeger fuer elektrische bauelemente
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
JPH0644778A (ja) * 1992-07-24 1994-02-18 Ricoh Co Ltd 半導体メモリ装置
JPH07147095A (ja) * 1993-03-31 1995-06-06 Sony Corp 半導体不揮発性記憶装置およびデコーダ回路
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JP3570038B2 (ja) * 1994-11-21 2004-09-29 ソニー株式会社 半導体不揮発性記憶装置
US5780890A (en) * 1994-12-26 1998-07-14 Nippon Steel Corporation Nonvolatile semiconductor memory device and a method of writing data in the same
JP3458505B2 (ja) * 1995-01-20 2003-10-20 ソニー株式会社 半導体メモリ装置
US5600602A (en) * 1995-04-05 1997-02-04 Micron Technology, Inc. Hierarchical memory array structure having electrically isolated bit lines for temporary data storage
SG55246A1 (en) * 1995-12-29 1998-12-21 Ibm Aluminum alloy for the damascene process for on-chip wiring applications
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
KR100206716B1 (ko) * 1996-10-21 1999-07-01 윤종용 노아형 마스크 롬
KR100240418B1 (ko) * 1996-12-31 2000-03-02 윤종용 반도체 독출 전용 메모리 및 그의 독출 방법
JPH10222993A (ja) * 1997-02-06 1998-08-21 Sharp Corp 半導体記憶装置
JP3983858B2 (ja) * 1997-09-18 2007-09-26 富士通株式会社 半導体記憶装置
JP3322828B2 (ja) * 1997-10-31 2002-09-09 シャープ株式会社 半導体記憶装置
US5973961A (en) * 1998-01-15 1999-10-26 Nexflash, Technologies, Inc. Divided bit line system for non-volatile memory devices

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