KR20020071181A - 계층적 비트 라인 구조를 갖는 반도체 메모리 소자 - Google Patents

계층적 비트 라인 구조를 갖는 반도체 메모리 소자 Download PDF

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Abstract

하나의 글로벌 비트 라인에 2개의 로컬 비트 라인이 연결되도록 하고 글로벌 비트 라인의 피치가 로컬 비트 라인의 피치의 2배가 되도록 배치하여 감지 증폭기의 설계 마진을 증가시키고, 글로벌 비트 라인과 로컬 비트 라인을 연결하는 콘택노드용 콘택홀 형성 공정 마진을 증가시킬 수 있는 계층적 비트 라인 구조를 갖는 반도체 메모리 소자가 개시된다.

Description

계층적 비트 라인 구조를 갖는 반도체 메모리 소자{Semiconductor memory device having hierarchical bit line structure}
본 발명은 글로벌 비트 라인과 로컬 비트 라인으로 이루어진 계층적 비트 라인 구조를 갖는 반도체 메모리 소자에 관한 것으로, 특히, 메모리 셀 어레이와 연결되는 감지 증폭기의 설계 마진을 증가시키거나, 사용이 요구되는 감지 증폭기의 수를 감소시키고 글로벌 비트 라인과 로컬 비트 라인의 연결 시 글로벌 비트 라인 간의 단락을 방지할 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자의 집적도가 증가하면서 비트 라인과 비트 라인 간의 피치가 감소하게 되고 이들에 의해 발생된 커플링 캐패시턴스가 증가하게 되어, 메모리 셀 어레이의 출력 정보에 상당한 잡음이 발생하게 된다. 비트 라인과 비트 라인 간의 커플링 캐패시턴스에 의한 신호 잡음 문제를 해결한 하나의 방법으로, 메모리 셀과 직접 연결되는 로컬 비트 라인과 로컬 비트라인 상부에 형성되고 셀 어레이블럭 선택 트랜지스터를 통해 로컬 비트 라인 정보를 전달받는 글로벌 비트 라인을 구비하는 계층적 비트 라인이 제안되었다.
그런데, 종래의 계층적 비트 라인 구조에서는 전체 비트 라인 기생 캐패시컨스와 셀 어레이 효율면에서 로컬 비트 라인의 수와 글로벌 비트 라인의 수가 동일하게 구성되므로, 글로벌 비트 라인의 피치가 로컬 비트 라인의 피치와 같았다. 따라서, 글로벌 비트 라인에 연결되는 감지 증폭기가 글로벌 비트 라인의 피치 범위 내 즉 로컬 비트 라인의 피치 범위내에서 설계되어야 하므로, 감지 증폭기의 설계 마진이 작은 문제가 있었다. 또한, 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀과 연결되는 워드 라인 및 비트 라인의 수가 증가하게 되었다. 이에 따라 비트 라인과 연결되는 차감증폭기의 수가 증가하여, 출력 신호의 잡음이 발생되는 문제가 있다.
한편, 로컬 비트 라인과 글로벌 비트 라인을 연결하기 위해서는 이들을 연결하는 셀 어레이 블럭 선택 트랜지스터의 소스/드레인 영역(활성 영역)을 노출시키는 콘택홀을 형성해야 한다. 그런데, 로컬 비트 라인과 기판을 연결하는 콘택홀은 상대적으로 작아 자기 정렬 방법 등을 사용하여 용이하게 형성할 수 있다. 반면, 글로벌 비트 라인과 같은 상부 도전층과 반도체 기판을 연결시키기 위한 콘택홀 형성 공정에는 자기 정렬 방식을 적용할 수 없다. 그리고, 콘택홀 형성시 식각 되는 두꺼운 절연층에 의해 콘택홀의 상부가 하부에 비해 커지게 되어, 서로 인접하는 글로벌 비트 라인이 단락하는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 글로벌 비트 라인의 피치를 로컬 비트 라인의 피치 보다 크게 형성하여 차감 증폭기의 설계 마진을 증가시키거나 설계 시 요구되는 차감 증폭기의 수를 감소시키고, 글로벌 비트 라인과 로컬 비트 라인 연결용 콘택홀 형성의 공정 마진을 증가시킬 수 있는 메모리 소자를 제공하는 것이다.
도 1은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 셀 어레이와 감지 증폭기와의 연결을 보여주는 반도체 메모리 소자의 회로 다이어그램이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위해, 1개의 글로벌 비트 라인에 2개의 로컬 비트 라인을 연결시키고, 글로벌 비트 라인의 피치를 로컬 비트 라인의 피치의 2배가 되도록 형성한다. 그리고 로컬 비트 라인의 정보 중 선택된 어느 하나만을 글로벌 비트 라인으로 전달시키도록 이들 사이에 스위칭 소자인 모스 트랜지스터를 배치하였다.
이를 실현하는 반도체 메모리 소자는, 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀, 반도체 기판의 컬럼 방향에 배치되는 감지 증폭기, 감지 증폭기에 동작적으로 연결되며 로우 방향으로 신장하는 적어도 2쌍의 글로벌 비트 라인, 다수의 메모리 셀에 연결되며 반도체 기판과 글로벌 비트 라인 사이에서 로우 방향으로 신장하는 적어도 4쌍의 로컬 비트 라인, 및 적어도 4쌍의 로컬 비트 라인 각 쌍의 정보를 상기 2쌍의 글로벌 비트 라인 중 대응하는 글로벌 비트 라인을 통해 선택적으로 감지 증폭기에 연결시키는 스위칭 소자를 포함하며, 여기서, 글로벌 비트 라인의 피치가 로컬 비트 라인의 피치의 적어도 2 배 이상이 되도록 구성한다. 또한 스위칭 소자는 엔모스 트랜지스터로 구성한다. 로컬 비트라인 각 쌍에 연결되는 엔모스 트랜지스터는 그의 게이트가 공통 연결되어 있으며, 엔모스 트랜지스터의 활성 영역과 글로벌 비트 라인은 콘택 패드에 의해 연결된다.
이하 본 발명을 도 1을 참고하여 상세히 설명한다.
메모리 셀 어레이는 다수의 메모리 셀 어레이 블럭으로 나뉘어져 있으며, 도 1에서는 예로써 2개의 메모리 셀 어레이 블럭(20,30)만을 나타냈다. 글로벌 비트 라인은 GB0, /GB0, GB1, /GB1, GB2, /GB2만을, 로컬 비트 라인은 왼쪽의 메모리 셀 어레이 블럭(20)에 배치된 LB0, /LB0, LB1, /LB1, LB2, /LB2, LB3, /LB3과 오른쪽의 메모리 셀 어레이 블럭(30)에 배치된 LB10, /LB10, LB11, /LB11, LB12, /LB12, LB13, /LB13만을 예로써 도시하였다. 글로벌 비트 라인과 로컬 비트 라인은 로우 방향으로 신장하고 있으며, 각각은 알루미늄과 텅스텐으로 이루어져 있다.
2쌍의 글로벌 비트 라인(GB0, /GB0, GB1, /GB1, GB2, /GB2)은 컬럼 방향으로 배치되는 한개의 감지 증폭기(10, 12)에 연결된다. 2쌍 즉 4개의 글로벌 비트 라인 각각은 2개의 로컬 비트 라인(LB0, /LB0, LB1, /LB1, LB2, /LB2, LB3, /LB3 및 LB10, /LB10, LB11, /LB11, LB12, /LB12, LB13, /LB13)에 연결되어 있고, 글로벌 비트 라인의 피치는 로컬 비트 라인의 피치의 2배가 되도록 배치되어 있다. 즉, 글로벌 비트 라인(CBL0)을 로컬 비트 라인(LB0)의 상부에 배치하면, 한쌍을 구성하는 글로벌 비트 라인(/GBL0)은 로컬 비트 라이(/LB0) 다음에 배치된 로컬 비트 라인(LB1) 상부에 배치한다. 이와 같은 방법으로 나머지 글로벌 비트 라인을 로컬 비트 라인 상부에 배치한다.
글로벌 비트 라인과 로컬 비트 라인은 스위칭 소자 또는 선택 트랜지스터로 작용하는 엔모스 트랜지스터(Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8 및 Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18)와 콘택 패드(C1, C2, C3, C4 및 C11, C12, C13, C14 )를 통해 연결된다. 엔모스 트랜지스터(Q1, Q2)는 선택 신호(I/O MUX0)에 게이트가 공통 연결되고, 엔모스 트랜지스터(Q3,Q4)는 선택 신호(I/O MUX1)에, 엔모스 트랜지스터(Q5, Q6)는 선택 신호(I/O MUX2)에, 엔모스 트랜지스터(Q7,Q8)은 선택신호(I/O MUX3)에 그의 게이트가 공통 연결되어 있다. 같은 방법으로, 엔모스 트랜지스터(Q11, Q12)는 선택 신호(I/O MUX4)에 게이트가 공통 연결되고, 엔모스 트랜지스터(Q13, Q14)는 선택 신호(I/O MUX5)에, 엔모스 트랜지스터(Q15, Q16)는 선택 신호(I/O MUX6)에, 엔모스 트랜지스터(Q17, Q18)은 선택신호(I/O MUX7)에 게이트가 공통 연결되어 있다.
메모리 셀 어레이 블럭(20, 30)에는 컬럼 방향으로 신장하는 다수의 워드 라인과, 워드 라인과 교차하여 로우 방향으로 신장하는 다수의 로컬 비트 라인이 매트 릭스 형상으로 배치되어 있다. 이들의 교차점에는 셀 트랜지스터와 캐피시터로 구성된 디램의 단위 셀(MC)이 형성되어 있다. 여기서 워드 라인은 저저항 물질인 텅스텐을 이용하여 형성하였다.
따라서, 메모리 셀 어레이 블럭 내의 소정의 메모리 셀(MC) 정보는 스위칭 소자(Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8 및 Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18)와 콘택 패드(C1, C2, C3, C4 및 C11, C12, C13, C14 )를 통해 로컬 비트 라인(LB0, /LB0, LB1, /LB1, LB2, /LB2, LB3, /LB3 또는 LB10, /LB10, LB11,/LB11, LB12, /LB12, LB13, /LB13)으로부터 글로벌 비트 라인(GB0, /GB0, GB1, /GB1, GB2, /GB2)으로 전달되고, 글로벌 비트 라인(GB0, /GB0, GB1, /GB1, GB2, /GB2)의 정보는 감지 증폭기(10, 12)에서 증폭된다. 증폭된 정보는 입출력 회로(도시되지 않음)와 출력 버퍼(도시되지 않음)를 통해 반도체 메모리 소자의 외부로 출력된다.
이제 도 1을 참고하여, 스위칭 소자(Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8 및 Q11, Q12, Q13, Q14, Q15, Q16, Q17, Q18)와 콘택 패드(C1, C2, C3, C4 및 C11, C12, C13, C14 )를 통해 메모리 셀 어레이 블럭(20, 30)의 셀 정보를 독출하는 과정을 상세히 살펴본다,
I/O MUX0가 선택되어 논리"하이" 신호가 엔모스 트랜지스터(Q1, Q2)의 게이트에 인가되면, 엔모스 트랜지스터(Q1, Q2)는 턴온된다(이때 나머지 모스 트랜지스터는 턴 오프 상태임). 다음, 다수의 워드 라인(WL11, ...WL1n, WL21, ...., WL2n) 중의 소정의 워드 라인, 예를 들면 제 1 메모리 셀 에레이 블럭(20)의 제 1 워드 라인(WL11)이 선택되면, 선택된 제 1 워드 라인(WL11)과 엔모스 트랜지스터(Q1, Q2)에 연결된 로컬 비트 라인(LB2, /LB2)과의 교차점에 위치하는 메모리 셀(MC)의 정보가 로컬 비트 라인(LB2, /LB2) 및 트랜지스터(Q1, Q2)와 콘택 노드(C1, C2)를 통해 글로벌 비트 라인(/GBL0, GBL0)으로 전달된다. 그런데, 로컬 비트 라인(LB2, /LB2)은 통상 (1/2) VCC로 프리차아지되어 있으며, 메모리 셀(MC)의 정보의 독출이 있는 경우, 즉 논리"하이" 신호가 독출되는 경우에는 로컬 비트 라인(LB2)의 전위 레벨은 상승하게 되는 반면 메모리 셀(MC)의 정보 독출이 없는 경우, 즉 논리"로우" 신호가 독출되는 경우에는 로컬 비트 라인(/LB2)의 전위 레벨은 변하지 않게된다. 즉 한쌍의 로컬 비트 라인(LB2, /LB2)사이에 전위 레벨 차이가 생기게 되며, 이는 트랜지스터(Q1, Q2)와 콘택 노드(C1, C2)를 통해 글로벌 비트 라인(/GBL0, GBL0)으로 전달된다. 따라서, 한쌍의 글로벌 비트 라인(/GBL0, GBL0)간에도 전위 레벨 차이가 생기며 이는 감지 증폭기(10, 12)에 입력되어 증폭된다.
I/O MUX1를 통해 모스트랜지스터(Q3, Q4)가 턴온되고, 소정의 워드 라인 예를 들면 제 1 메모리 셀 에레이 블럭(20)의 제 1 워드 라인(WL11)이 선택되면, 선택된 제 1 워드 라인(WL11)과 엔모스 트랜지스터(Q3, Q4)에 연결된 로컬 비트 라인(LB0, /LB0)과의 교차점에 위치하는 메모리 셀(MC)의 정보가 독출되고, 독출된 정보의 논리 레벨에 따라 프리차이징되어 있던 한쌍의 로컬 비트 라인(LB0, /LB0) 간에 전위 레벨 차이가 발생한다. 이런 전위 레벨 차이는 트랜지스터(Q3, Q4)와 콘택 노드(C1, C2)를 통해 글로벌 비트 라인(/GBL0, GBL0)으로 전달되고, 감지 층폭기(10, 12)에서 증폭된다.
같은 방법으로, I/O MUX2가 선택되어 모스트랜지스터(Q5, Q6)가 턴온되고 소정의 워드 라인이 선택되면, 선택된 워드 라인과 엔모스 트랜지스터(Q5, Q6)의 교차점에 위치하는 메모리 셀(MC)의 정보에 따라 한쌍의 로컬 비트 라인(LB1, /LB1)간에 전위 레벨 차이가 발생한다. 이런 전위 레벨 차이는 엔모스 트랜지스터(Q5, Q6)와 콘택 패드(C3, C4)를 통해 글로벌 비트라인(GBL1, /GBL1)으로 전달되고, 감지 증폭기(10, 12)에서 증폭된다. 마찬가지로, I/O MUX3가 선택되어 모스트랜지스터(Q7, Q8)가 턴온되고 소정의 워드 라인이 선택되면, 선택된 워드라인과 엔모스 트랜지스터(Q7, Q8)의 교차점에 위치하는 메모리 셀(MC)의 정보가 독출된다. 독출된 정보의 논리 레벨에 따라 한쌍의 로컬 비트 라인(LB3, /LB3) 간에 전위 레벨 차가 발생한다. 전위 레벨 차는 엔모스 트랜지스터(Q7, Q8)와 콘택 패드(C3, C4)를 통해 글로벌 비트라인(GBL1,/GBL1)으로 전달되고, 감지 증폭기(10, 12)에서 증폭된다.
메모리 어레이 블럭(30)의 메모리 셀(MC)의 정보의 독출/증폭 과정은 메모리 어레이 블럭(20)의 메모리 셀(MC)의 정보의 독출/증폭 과정과 같으므로, 여기서는 설명을 생략한다.
로컬 비트 라인에 실린 메모리 셀 어레이(20,30)의 정보는 양측에 배치된 감지증폭기(10, 12)로 전달되므로, 본 발명에서는 실질적으로 하나의 감지 증폭기가 4쌍의 글로벌 비트라인을 관장하게 된다. 따라서, 로컬 비트 라인 수가 본 발명 및 종래 기술에서 동일한 경우에는 종래 기술에 비해 요구되는 감지 증폭기의 수가 1/4 수준으로 감소한다.
반면, 반도메 메모리 소자를 형성하기 위한 면적이 고정된 상태에서는, 하나의 감지 증폭기에 연결되는 로컬 비트 라인 또는 글로벌 비트 라인 수가 증가되어, 감지 증폭기를 로컬 비트라인의 피치 이상의 넓은 면적을 가지고 설계할 수 있는 이점이 있다.
본 발명에 따른 반도체 메모리 소자에서는, 하나의 글로벌 비트 라인에 2개의 로컬 비트 라인이 연결되도록 하고 글로벌 비트 라인의 피치가 로컬 비트 라인의 피치의 2배가 되도록 배치하여, 감지 증폭기의 설계 마진을 증가시키면서, 하나의 글로벌 비트 라인에 연결된 2개의 로컬 비트 라인 중, 어느 하나의 로컬 비트 라인과 글로벌 비트 라인이 연결되도록 로컬 비트 라인과 글로벌 비트 라인의 연결 경로에 배치된 스위칭 소자를 선택적으로 턴온시켜 감지 증폭기로 한쌍의 로컬 비트 라인의 정보가 글로벌 비트 라인을 통해 전달되도록 하였다.
또한, 글로벌 비트 라인 간의 간격 즉 피치가 로컬 비트 라인의 피치 이상 예를 들면 2배가 되도록 구성함으로써, 콘택 노드(C1, C2, C3, C4 또는 C11, C12, C13, C14)를 구성하는 콘택홀에 의해 인접한 글로벌 비트 라인간의 단락 문제를 줄일 수 있다.

Claims (4)

  1. 반도체 기판,
    상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀,
    상기 반도체 기판의 컬럼 방향에 배치되는 감지 증폭기,
    상기 감지 증폭기에 동작적으로 연결되며 로우 방향으로 신장하는 적어도 2쌍의 글로벌 비트 라인,
    상기 다수의 메모리 셀에 연결되며 상기 반도체 기판과 상기 글로벌 비트라인 사이에서 로우 방향으로 신장하는 적어도 4쌍의 로컬 비트 라인, 및
    상기 적어도 4쌍의 로컬 비트 라인 각 쌍을 상기 2쌍의 글로벌 비트 라인 중대응하는 각각의 글로벌 비트 라인을 통해 선택적으로 상기 감지 증폭기에 연결시키는 스위칭 소자를 포함하고,
    상기 글로벌 비트 라인의 피치가 상기 로컬 비트 라인의 피치의 적어도 2 배 이상인 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스위칭 소자는 엔모스 트랜지스터인 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 모스 트랜지스터의 활성 영역과 상기 글로벌 비트 라인을 연결시키는 콘택 패드를 더 포함하는 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 로컬 비트 라인 쌍 각각에 연결되는 한쌍의 엔모스 트랜지스터는 그의 게이트가 서로에 대해 공통 연결되어 있는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
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