JP2004235651A - デュアルポート半導体メモリ装置 - Google Patents

デュアルポート半導体メモリ装置 Download PDF

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Abstract

【課題】 ＰＭＯＳスキャントランジスタを含むデュアルポート半導体メモリ装置のメモリセルレイアウトを提供する。
【解決手段】 ２つのＰＭＯＳ負荷トランジスタ、２つのＮＭＯＳプルダウントランジスタ、２つのＮＭＯＳパストランジスタ及び１つのＰＭＯＳスキャントランジスタより構成されるが、スキャントランジスタがＰＭＯＳトランジスタであるゆえに、ノイズマージンが向上されるデュアルポート半導体メモリ装置である。そして、この７つのトランジスタはそれぞれ２つのＮウェル及び２つのＰウェルに配列されるが、ＮウェルとＰウェルとは交互に１列に配列され、その結果メモリセルの短軸方向の長さが相対的に短い。本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。
【選択図】 図２

Description

本発明は半導体メモリ装置に係り、さらに具体的には多数のトランジスタを含むデュアルポートＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置のメモリセルレイアウト及びこれを含む半導体メモリ装置に関する。
半導体メモリ装置は、ＤＲＡＭ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＳＲＡＭとに分類される。このうちＳＲＡＭは速いスピード特性、低電力消耗特性及び単純な方式で動作されるという長所を有する。併せて、ＳＲＡＭは周期的に保存された情報をリフレッシュする必要がなく、ロジック半導体装置を製造する工程と互換性があるために、エンベデッドメモリとして多用されている。
一般的なＳＲＡＭメモリセルは２つのドライバトランジスタ（またはプルダウントランジスタ）、２つの負荷装置及び２つのパストランジスタ（またはアクセストランジスタ）より構成される。また、ＳＲＡＭは負荷装置の種類により、ＣＭＯＳ型と、高負荷抵抗（ＨＬＲ：Ｈｉｇｈ Ｌｏａｄ Ｒｅｓｉｓｔｏｒ）型と、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型の３種構造に分類される。ＣＭＯＳ型は負荷装置としてＰＭＯＳ（Ｐチャンネル型ＭＯＳ）トランジスタを使用し、ＨＬＲ型は負荷装置として高抵抗を使用し、ＴＦＴ型は負荷装置としてポリシリコンＴＦＴを使用する。
従って、ＣＭＯＳ型ＳＲＡＭ装置のメモリセルは負荷装置に使われる２つのＰＭＯＳトランジスタを含め全部で６つのトランジスタより構成される。６つのトランジスタのうち残りの４つはＮＭＯＳ（Ｎチャンネル型ＭＯＳ）トランジスタが使われるのが一般的である。４つのＮＭＯＳトランジスタのうち駆動トランジスタ２つは前述したＰＭＯＳトランジスタと共にそれぞれインバータをなし、残り２つのＮＭＯＳトランジスタはパストランジスタである。
図１には６つのトランジスタより構成されたシングルポートＳＲＡＭ装置の等価回路図が図示されている。そして、このような等価回路図が具現された半導体メモリ装置のメモリセルレイアウトに関わる一例は特許文献１に開示されている。
図１を参照すれば、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１が第１ＣＭＯＳインバータを構成し、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２が第２ＣＭＯＳインバータを構成する。第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータの入力端子及び出力端子は互いに交差して連結されており、このように連結される地点が第１メモリノードＭ１及び第２メモリノードＭ２である。第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータの入力端子及び出力端子が互いに交差して連結されることにより、この２つのＣＭＯＳインバータはフリップフロップ回路を構成する。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はそれぞれパストランジスタであり、アクセストランジスタの役割を果たす。パストランジスタＮ３，Ｎ４のゲートはワードラインＷＬに連結されており、ソース及びドレーンはそれぞれメモリノードＭ１，Ｍ２及びビットライン対ＢＬ，／ＢＬに連結されている。
上記のようなＣＭＯＳ型ＳＲＡＭ装置の作動速度を制約する要素としてはさまざまなものがある。等価回路のメモリセルレイアウトの側面で述べれば、ＳＲＡＭ装置を構成する配線ラインの抵抗特性及び隣接したビットライン及び相補ビットライン間で発生する寄生キャパシタンスのサイズなどが影響を及ぼす。
そして、等価回路自体の側面で述べれば、データを読んで使うことができる通路になるデータ読取りまたは書込みポートの数などがＳＲＡＭ装置の作動速度に影響を及ぼす。例えば、シングルポートＳＲＡＭ装置はパストランジスタを介して連結されたビットライン対が入出力端子の役割を果たす。シングルポートＳＲＡＭ装置の場合には、ビットライン対が選択されて入出力動作が行われている最中に同じポートを介して異なるデータを入出力できない。また、同じデータを並列的に処理できない。その結果、シングルポートＳＲＡＭ装置はスピードを向上させるのに限界があり、データの並列処理システムへの適用は容易でない。
一方、作動速度を向上させるために入力端子及び／または出力端子をいくつか含んでいるマルチポートＣＭＯＳ ＳＲＡＭ装置が提案されている。一例として、特許文献２及び特許文献３にはマルチポートＳＲＡＭ装置の等価回路図及びその等価回路が具現されたメモリセルレイアウトに関わる一例が開示されている。
開示されたようなマルチポートＳＲＡＭ装置は入出力、すなわち読取り及び書込み動作をそれぞれのポートを介して同時に行える。また、１つのメモリセルに保存されたデータを、各ポートを介して連結された異なるシステムに出力することもできる。従って、マルチポートＳＲＡＭ装置は高速動作を実現するのに有利であり、並列処理システムが要求される装置でも必須である。
特開平１０−１７８１１０号公報 米国特許第５，７５４，４６８号公報 米国特許第６，００５，７９５号公報
本発明が達成しようとする技術的課題は、メモリセルのノイズマージンを向上させられ、ビットライン対による寄生キャパシタンスを最小化できるデュアルポート半導体メモリ装置を提供するところにある。
また、本発明が達成しようとする他の技術的課題は、メモリセルのノイズマージンを向上させることができ、相互干渉現象を防止できるデュアルポート半導体メモリ装置を提供するところにある。
また、本発明が達成しようとするさらに他の技術的課題は、メモリセルのノイズマージンを向上させることができ、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ドライバ集積回路のように、短軸長に比べて長軸長がかなり長い装置に有用に使われうるデュアルポート半導体メモリ装置を提供するところにある。
前記の技術的課題を達成するための本発明によるデュアルポート半導体メモリ装置は、第１ＣＭＯＳインバータ、第２ＣＭＯＳインバータ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタを含む。そして、前記第１ＣＭＯＳインバータは第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子及び出力端子を含む。そして、前記第２ＣＭＯＳインバータは第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子及び出力端子を含むが、前記第２ＣＭＯＳインバータの入力端子は、前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と共に第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は、前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と共に第２メモリノードを構成する。そして、前記第３ＮＭＯＳトランジスタはワードラインに連結されたゲート、ビットラインに連結されたドレーン及び前記第１メモリノードに連結されたソースを備える。そして、前記第４ＮＭＯＳトランジスタは前記ワードラインに連結されたゲート、相補ビットラインに連結されたドレーン及び前記第２メモリノードに連結されたソースを備える。そして、前記第３ＰＭＯＳトランジスタはスキャンアドレスラインに連結されたゲート、前記第２メモリノードに連結されたソース及びスキャンデータアウトラインに連結されたドレーンを備える。
前記デュアルポート半導体メモリ装置の一側面によれば、前記メモリセルはＰ＋活性領域が形成されている第１Ｎウェル及び第２ＮウェルとＮ＋活性領域が形成されている第１Ｐウェル及び第２Ｐウェルとに分けられる。
この場合に、前記第１Ｐウェル、前記第２Ｐウェル、前記第１Ｎウェル及び前記第２Ｎウェルは半導体基板に交互に配列され、前記ビットライン、前記相補ビットライン及び前記スキャンデータアウトラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と平行した方向に配列されていることがある。また、前記ワードライン及び前記スキャンアドレスラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と垂直な方向に配列されていることがある。
そして、前記半導体メモリセルは、固定された電圧ポテンシャルを有し、前記ビットライン及び前記相補ビットラインと同じレイヤに配列されている配線ラインをさらに含むことができる。この時、前記ビットライン、前記相補ビットライン及び前記配線ラインは交互に配列され、前記ビットライン及び前記相補ビットライン間に配列されている前記配線ラインは電源電圧ラインでありうる。
前記の技術的課題を達成するための本発明の他のデュアルポート半導体メモリ装置は、基板に形成されている多数のメモリセルを含むが、前記メモリセルそれぞれは、第１ＣＭＯＳインバータ、第２ＣＭＯＳインバータ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタを含む。そして、前記第１ＣＭＯＳインバータは第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子及び出力端子を含む。そして、前記第２ＣＭＯＳインバータは第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子及び出力端子を含むが、前記第２ＣＭＯＳインバータの入力端子は、前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と共に第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は、前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と共に第２メモリノードを構成する。そして、前記第３ＮＭＯＳトランジスタはワードラインに連結されたゲート、ビットラインに連結されたドレーン及び前記第１メモリノードに連結されたソースを備える。そして、前記第４ＮＭＯＳトランジスタは前記ワードラインに連結されたゲート、相補ビットラインに連結されたドレーン及び前記第２メモリノードに連結されたソースを備える。そして、前記第３ＰＭＯＳトランジスタはスキャンアドレスラインに連結されたゲート、前記第２メモリノードに連結されたソース及びスキャンデータアウトラインに連結されたドレーンを備える。また、前記多数のメモリセルは前記多数のメモリセルの境界面に対して対称的に配列されている。
前記の技術的課題を達成するための本発明のさらに他のデュアルポート半導体メモリ装置は、それぞれＰ＋活性領域が形成された第１Ｎウェルと第２Ｎウェル及びそれぞれＮ＋活性領域が形成された第１Ｐウェルと第２Ｐウェルに分けられ、前記第１Ｎウェル及び前記第２Ｎウェルは前記第２Ｐウェルの両側面に位置し、前記第１Ｐウェル及び前記第２Ｐウェルは前記第１Ｎウェルの両側面に位置する多数のメモリセルを含む半導体基板と、ワードライン及びスキャンアドレスラインと、ビットラインと相補ビットラインとより構成されたビットライン対及びスキャンデータアウトラインとを含む。ここで、前記メモリセルそれぞれは、第１ＣＭＯＳインバータ、第２ＣＭＯＳインバータ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタを含むが、前記第１ＣＭＯＳインバータは第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子及び出力端子を含む。そして、前記第２ＣＭＯＳインバータは第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子及び出力端子を含むが、前記第２ＣＭＯＳインバータの入力端子は、前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と共に第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は、前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と共に第２メモリノードを構成する。そして、前記第３ＮＭＯＳトランジスタはワードラインに連結されたゲート、ビットラインに連結されたドレーン及び前記第１メモリノードに連結されたソースを備える。そして、前記第４ＮＭＯＳトランジスタは前記ワードラインに連結されたゲート、相補ビットラインに連結されたドレーン及び前記第２メモリノードに連結されたソースを備える。そして、前記第３ＰＭＯＳトランジスタはスキャンアドレスラインに連結されたゲート、前記第２メモリノードに連結されたソース及びスキャンデータアウトラインに連結されたドレーンを備える。また、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタは前記第１ＰウェルのＮ＋活性領域に形成され、前記第２ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは前記第２ＰウェルのＮ＋活性領域に形成され、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは前記第１ＮウェルのＰ＋活性領域に形成され、前記第３ＰＭＯＳトランジスタは前記第２ＮウェルのＰ＋活性領域に形成される。
前記の技術的課題を達成するための本発明のさらに他のデュアルポート半導体メモリ装置は、前記の本発明のデュアルポート半導体メモリセルが多数のマトリックス状に配列されているメモリセルアレイユニットと、多数のワードライン及び多数のスキャンアドレスラインと、多数のビットラインと多数の相補ビットラインとより構成された多数のビットライン対及び多数のスキャンデータアウトラインと、前記多数のワードラインのうち１つを選択するためのリード／ライトローデコーダユニットと、前記多数のスキャンアドレスラインのうち１つを選択するためのスキャンローデコーダユニットと、前記多数のビットライン対のうち１つを選択するためのカラムデコーダユニットと、前記多数のスキャンデータアウトラインに出力されるデータをラッチしてスキャン出力信号を発生するためのスキャンラッチ回路ユニットと、前記多数のビットライン対をプレチャージするためのプレチャージ回路ユニットと、前記多数のスキャンデータアウトラインをプレディスチャージするためのプレディスチャージ回路ユニットと、前記多数のビットライン対にデータを入出力するためのデータ入出力ゲートユニットと、前記多数のビットラインそれぞれの電圧差を増幅するためのセンス増幅器ユニット及び前記センス増幅器ユニットから出力されるデータは出力データとして発生させ、前記データ入出力ゲートユニットに出力するためのデータ入出力回路ユニットとを含む。
前記デュアルポート半導体メモリ装置の一側面によれば、前記デュアルポート半導体メモリ装置は固定された電圧ポテンシャルを有する多数の配線ラインをさらに含み、前記多数の配線ラインは前記ビットライン対と同じレイヤに配列されていることがある。そして、前記ビットライン、前記相補ビットライン及び前記配線ラインは互いに交互に配列されていることがある。また、前記ビットライン及び前記相補ビットライン間に配列された前記配線ラインは電源電圧ラインでありうる。
前記デュアルポート半導体メモリ装置の他の側面によれば、前記デュアルポート半導体メモリ装置はＬＣＤドライバ集積回路に装着されて使われうる。
前記の技術的課題を達成するための本発明のさらに他のデュアルポート半導体メモリ装置は、前記のデュアルポート半導体メモリ装置に含まれたメモリセルがマトリックス状に多数配列されたメモリセルアレイユニットと、多数のワードライン及び多数のスキャンアドレスラインと、多数のビットラインと多数の相補ビットラインとより構成された多数のビットライン対及び多数のスキャンデータアウトラインと、前記多数のワードラインのうち１つを選択するためのリード／ライトローデコーダユニットと、前記多数のスキャンアドレスラインのうち１つを選択するためのスキャンローデコーダユニットと、前記多数のビットライン対のうち１つを選択するためのカラムデコーダユニットと、前記スキャンデータアウトラインに出力されるデータをラッチしてスキャン出力信号を発生するためのスキャンラッチ回路ユニットと、前記多数のビットライン対をプレチャージするためのプレチャージ回路ユニットと、前記多数のスキャンデータアウトラインをプレディスチャージするためのプレディスチャージ回路ユニットと、前記多数のビットライン対にデータを入出力するためのデータ入出力ゲートユニットと、前記多数のビットラインそれぞれの電圧差を増幅するためのセンス増幅器ユニットと、前記センス増幅器ユニットから出力されるデータを出力データとして発生させ、前記データ入出力ゲートユニットに出力するためのデータ入出力回路ユニットとを含む。
本発明によれば、半導体メモリ装置のメモリセルに２つのＰウェル及び２つのＮウェルが配列され、ここにＰＭＯＳスキャントランジスタを含め全部で７つのトランジスタより構成されたデュアルポート半導体メモリ装置を半導体基板に具現できる。従って、従来のＮＭＯＳスキャントランジスタを含む半導体メモリ装置に比べてノイズマージンが増加して半導体メモリ装置の電気的特性が改善される。
そして、本発明の望ましい半導体メモリ装置によれば、２つのＰウェル及び２つのＮウェルを１列に配列し、ウェル境界面と平行した方向にビットライン対及びスキャンデータアウトラインを配列できる。この場合、ビットライン対及びスキャンデータアウトラインがメモリセルの短軸方向に配列されるために、ビットラインを短くできる。従って、寄生キャパシタンスを減少させることにより、半導体メモリ装置のスピードを向上させることができる。
また、本発明の望ましい半導体メモリ装置によれば、ビットライン及び相補ビットライン間及びその外側に固定された電位を有する導電ラインを配列できる。従って、ビットライン及び相補ビットライン間で現れる干渉現象及び隣接したメモリセルのビットライン対との間で現れる相互干渉現象の発生を防止できる。
そして、本発明の望ましい半導体メモリ装置によれば、ＰＭＯＳスキャントランジスタが形成されるＮウェルがメモリセルの側面に配置される。その結果、メモリセルは短軸方向に比べて長軸方向にかなり長くなるために、ＬＣＤドライバ集積回路のように短縮の長さが短くなければならない半導体装置に有用に活用できる。
以下、添付図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明の実施の形態はさまざまな他の形態に変形でき、本発明の範囲が下記の実施の形態に限定されると解釈されてはならない。本発明の実施の形態は当業者に本発明をさらに完全に説明するために提供されるのである。従って、図面での要素の形状などはさらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合に、ある層は前記の他の層または半導体基板に直接接触して存在するか、またはその間に第３の層が介在しうる。
図２には本発明によるデュアルポート半導体メモリ装置のメモリセルについての等価回路図の一例が図示されている。
図２を参照すれば、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１は第１ＣＭＯＳインバータを構成する。そして、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は第２ＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力端子及び出力端子は互いに交差して連結されており、従ってこの４つのＭＯＳトランジスタＰ１，Ｐ２，Ｎ１及びＮ２はフリップフロップ回路を構成する。第１ＣＭＯＳインバータの出力端子であって第２ＣＭＯＳインバータの入力端子である第１メモリノードＭ１と第２ＣＭＯＳインバータの出力端子であって第１ＣＭＯＳインバータの入力端子である第２メモリノードＭ２とにデータが保存される。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はパストランジスタである。すなわち、それぞれ第１メモリノードＭ１及び第２メモリノードＭ２に対するアクセストランジスタの役割を果たす。第３ＮＭＯＳトランジスタＮ３のゲートはワードラインＷＬに連結されており、ソースは第１メモリノードＭ１、ドレーンはビットラインＢＬに連結されている。第４ＮＭＯＳトランジスタＮ４のゲートもワードラインＷＬに連結されており、ソースは第２メモリノードＭ２、ドレーンは相補ビットライン／ＢＬに連結されている。
第３ＰＭＯＳトランジスタＰ３はデュアルポートを実現するためにシングルポートを有する半導体ＳＲＡＭ装置に追加されたものである。すなわち、図示された等価回路によれば、第３ＰＭＯＳトランジスタＰ３を動作させて第２メモリノードＭ２に保存されたデータを読み込める。
第３ＰＭＯＳトランジスタＰ３のゲートはスキャンアドレスラインＳＡＬに連結されており、ソースは第２メモリノードＭ２に連結されており、ドレーンはスキャンデータアウトラインＳＤＯＬに連結されている。
このような回路構成によれば、ワードラインＷＬ、ビットラインＢＬ及び相補ビットライン／ＢＬを選択することによってメモリノードＭ１，Ｍ２に対してデータを読みん込んで使える。これが第１ポートである。そして、スキャンアドレスラインＳＡＬ及びスキャンデータアウトラインＳＤＯＬを選択することによってやはり第２メモリノードＭ２に対してデータを読み込める。これが第２ポートである。従って、このような等価回路を有したメモリ装置では、第２ポートに基づいてデータを読む動作が第１ポートを介した動作とは独立的に行え、メモリノードＭ１，Ｍ２の状態に何らの影響を及ぼさない。
続いて図３ないし図７を参照し、前記の等価回路が具現されたメモリセルを含む半導体メモリ装置のメモリセルレイアウトについて詳細に記述する。図３には図２に図示された等価回路を具現するためのメモリセルの第１レイヤに関わるレイアウトの一実施の形態が図示されている。
図３を参照すれば、第１レイヤは半導体基板及びこの半導体基板に形成された２つのＰウェルＰＷ１及びＰＷ２と２つのＮウェルＮＷ１及びＮＷ２、ＰウェルＰＷ１及びＰＷ２とＮウェルＮＷ１及びＮＷ２に形成されたＮ＋拡散領域ＮＡ及びＰ＋拡散領域ＰＡ、そしてこの基板上に形成された配線層ＰＬ１ないしＰＬ５及び多数の金属コンタクトＭＣが図示されている。配線層ＰＬ１ないしＰＬ５は導電物質より形成するが、例えばポリシリコン、シリサイドまたは他の導電物質で形成できる。
さらに具体的に述べれば、２つのＰウェルＰＷ１及びＰＷ２及び２つのＮウェルＮＷ１及びＮＷ２が半導体基板に形成される。例えば、第１ＰウェルＰＷ１は第１ＮＭＯＳトランジスタＮ１及び第３ＮＭＯＳトランジスタＮ３が形成される領域であり、第２ＰウェルＰＷ２は第２ＮＭＯＳトランジスタＮ２及び第４ＮＭＯＳトランジスタＮ４が形成される領域である。そして、第１ＮウェルＮＷ１は第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２が形成される領域であり、第２ＮウェルＮＷ２は第３ＰＭＯＳトランジスタＰ３が形成される領域である。
２つのＰウェルＰＷ１及びＰＷ２及び２つのＮウェルＮＷ１及びＮＷ２は交互に隣接するように配列されることが望ましい。ＰウェルＰＷ１及びＰＷ２とＮウェルＮＷ１及びＮＷ２とが交互に配列されれば、全部で４つのウェル領域が基板に並んで形成されるために、本発明の実施の形態によるメモリセルは長軸方向（図面でｘ軸方向）に長さが長い長方形構造を有する。長軸の長さが長い長方形のメモリセルを含む半導体メモリ装置はＬＣＤドライバ集積回路のような長軸の長さが相対的に長い半導体チップに適している。
ＰウェルＰＷ１及びＰＷ２とＮウェルＮＷ１及びＮＷ２とが交互に配列される場合、第１ＮウェルＮＷ１及び第２ＮウェルＮＷ２は第２ＰウェルＰ２の両側面に配置され、第１ＰウェルＰＷ１及び第２ＰウェルＰＷ２は第１ＮウェルＮＷ１の両側面に配置されることが望ましい。このように配置される場合、１つのメモリセルに各ウェルは左から（すなわち、ｘ軸方向に）第１ＰウェルＰＷ１、第１ＮウェルＮＷ１、第２ＰウェルＰＷ２及び第２ＮウェルＮＷ２の順に配列されるか、反対順序、すなわち第２ＮウェルＮＷ２、第２ＰウェルＰＷ２、第１ＮウェルＮＷ１及び第１ＰウェルＰＷ１の順序に配列されうる。
本発明の一実施の形態による半導体メモリ装置には、前記の２種方式でウェルが配置されているメモリセルがいずれも含まれうる。相異なるウェル配列を含むメモリセルを交互に配置し、メモリセルをメモリセル境界面に対して対称にすることが望ましい。そして、対称軸になるメモリセル境界面はウェル境界面と平行したセル境界面だけではなく、ウェル境界面に垂直のセル境界面も対称軸になるようにすることが望ましい。メモリセルがメモリセル境界面に対して対称になれば、メモリセルを構成する各素子及びこれを電気的に連結されるための金属コンタクトＭＣ及びビアコンタクトＶＣを効率的に配列できる。
図３には第１ＰウェルＰＷ１、第１ＮウェルＮＷ１、第２ＰウェルＰＷ２及び第２ＮウェルＮＷ２の順序に配列されたメモリセルが図示されている。また、図４には図３に図示されたメモリセル及びこのメモリセルとメモリセル境界面に対して対称になったメモリセルを含む４つのメモリセルについてメモリセルレイアウトが図示されている。
続いて図３を参照すれば、第１配線層ＰＬ１及び第２配線層ＰＬ２がＮウェルＮＷ１及びＰウェルＰＷ１またはＰＷ２にかけて半導体基板上に形成される。半導体基板上に第１配線層ＰＬ１及び第２配線層ＰＬ２は一定の間隔をおいて平行に形成することが望ましい。そして、ＮウェルＮＷ１、及びＰウェルＰＷ１またはＰＷ２の境界面と垂直な方向に長く形成することが望ましい。
本実施の形態で、第１ＮウェルＮＷ１に位置する第１配線層ＰＬ１の一端は第１ＰＭＯＳトランジスタＰ１のゲート電極の役割を果たし、第１ＰウェルＰＷ１に位置する第１配線層ＰＬ１の他端は第１ＮＭＯＳトランジスタＮ１のゲート電極の役割を果たす。そして、第１ＮウェルＮＷ１に位置する第２配線層ＰＬ２の一端は第２ＰＭＯＳトランジスタＰ２のゲート電極の役割を果たし、第２ＰウェルＰＷ２に位置する第２配線層ＰＬ２の他端は第２ＮＭＯＳトランジスタＮ２のゲート電極の役割を果たす。
続いて図３を参照すれば、第３配線層ＰＬ３が第１ＰウェルＰＷ１に形成される。第３配線層ＰＬ３は第３ＮＭＯＳトランジスタＮ３のゲート電極の役割を果たし、第３配線層ＰＬ３は第２配線層ＰＬ２と並んで形成できる。また、第１ワードラインと連結される第３配線層ＰＬ３の一端はメモリセルの境界面に位置するように形成し、隣接メモリセルとメタルコンタクトＭＣとを共有できる。
そして、第４配線層ＰＬ４が第２ＰウェルＰＷ２に形成される。第４配線層ＰＬ４は第４ＮＭＯＳトランジスタＮ４のゲート電極の役割を果たし、第４配線層ＰＬ４は第１配線層ＰＬ１と並んで形成できる。また、第１ワードラインと連結される第４配線層ＰＬ４の一端は第２ＰウェルＰＷ２及び第２ＮウェルＮＷの境界面に位置するように形成し、単位メモリセルが占める面積が大きくなることを防止できる。
続いて図３を参照すれば、第５配線層ＰＬ５が第２ＮウェルＮＷ２に形成される。第５配線層ＰＬ５は第２ＮウェルＮＷ２内に形成され、第３ＰＭＯＳトランジスタＰ３のゲート電極の役割を果たす。そして、第５配線層ＰＬ５の一端にはスキャンアドレスラインＳＡＬと電気的に連結されるように金属コンタクトＭＣが位置する。
次に、Ｎ＋活性領域及びＰ＋活性領域のレイアウトについて述べる。
続いて図３を参照すれば、第１配線層ＰＬ１を挟み、その両側に位置した第１ＮウェルＮＷ１にＰ型不純物を注入し、Ｐ＋活性領域ＰＡ１１及びＰＡ１２を形成する。その結果、第１配線層ＰＬ１をゲート電極に使用する第１ＰＭＯＳトランジスタＰ１が形成される。第１ＰＭＯＳトランジスタＰ１のソースＰＡ１１には電源ラインＶｄｄと連結されるように金属コンタクトＭＣが位置し、第１ＰＭＯＳトランジスタＰ１のドレーンＰＡ１２には上部配線層、すなわち第１メモリノードＭ１と連結されるように他の金属コンタクトＭＣが位置する。
第１配線層ＰＬ１を挟み、その両側に位置した第１ＰウェルＰＷ１にはＮ型不純物を注入し、Ｎ＋活性領域ＮＡ１１及びＮＡ１２を形成する。その結果、第１配線層ＰＬ１をゲート電極に使用する第１ＮＭＯＳトランジスタＮ１が形成される。第１ＮＭＯＳトランジスタＮ１のソースＮＡ１１にはグラウンドラインＶｓｓと連結されるように金属コンタクトＭＣが位置し、第１ＮＭＯＳトランジスタＮ１のドレーンＮＡ１２には上部配線層、すなわち第１メモリノードＭ１と連結されるように他の金属コンタクトＭＣが位置する。
図２の等価回路図に図示されたように、第１ＮＭＯＳトランジスタＮ１は第３ＮＭＯＳトランジスタＮ３と直列に連結される。すなわち、第１ＮＭＯＳトランジスタＮ１のドレーンは第３ＮＭＯＳトランジスタＮ３のソースと電気的に連結される。従って、図３に図示されたように、第１ＮＭＯＳトランジスタＮ１のドレーンが形成されるＮ＋活性領域ＮＡ１２は第３ＮＭＯＳトランジスタＮ３のソースが形成されるＮ＋活性領域と連結されうる。
このために、第３配線層ＰＬ３を挟んでその両側に位置した第１ＰウェルＰＷ１にＮ型不純物を注入してＮ＋活性領域ＮＡ１２及びＮＡ１３を形成することにより、第１ＮＭＯＳトランジスタＮ１のドレーンと第３ＮＭＯＳトランジスタＮ３のソースとを電気的に連結されることが望ましい。従って、Ｎ＋活性領域ＮＡ１２に位置する前述した金属コンタクトＭＣは第１ＮＭＯＳトランジスタＮ１のドレーン及び第３ＮＭＯＳトランジスタＮ３のソースに対する共有金属コンタクトになる。
第３配線層ＰＬ３を挟んださらに１つのＮ＋活性領域ＮＡ１３には第３ＮＭＯＳトランジスタＮ３のドレーンが位置する。そして、第３ＮＭＯＳトランジスタＮ３のドレーンＮＡ１３にはビットラインＢＬと連結されるように金属コンタクトＭＣが位置する。
続いて図３を参照すれば、第２配線層ＰＬ２を挟んでその両側に位置した第１ＮウェルＮＷ１にＰ型不純物を注入し、Ｐ＋活性領域ＰＡ１３及びＰＡ１４を形成する。その結果、第２配線層ＰＬ２をゲート電極に使用する第２ＰＭＯＳトランジスタＰ２が形成される。第２ＰＭＯＳトランジスタＰ２のソースＰＡ１３には電源ラインＶｄｄと連結されるように金属コンタクトＭＣが位置し、第２ＰＭＯＳトランジスタＰ２のドレーンＰＡ１４には上部配線層、すなわち第２メモリノードＭ２と連結されるように他の金属コンタクトＭＣが位置する。
第２配線層ＰＬ２を挟んでその両側に位置した第２ＰウェルＰＷ２にはＮ型不純物を注入し、Ｎ＋活性領域ＮＡ２１及びＮＡ２２を形成する。その結果、第２配線層ＰＬ２をゲート電極に使用する第２ＮＭＯＳトランジスタＮ２が形成される。第２ＮＭＯＳトランジスタＮ２のソースＮＡ２１にはグラウンドラインＶｓｓと連結されるように金属コンタクトＭＣが位置し、第２ＮＭＯＳトランジスタＮ２のドレーンＮＡ２２には上部配線層、すなわち第１メモリノードＭ２と連結されるように他の金属コンタクトＭＣが位置する。
図２の等価回路図に図示されたように、第２ＮＭＯＳトランジスタＮ２は第４ＮＭＯＳトランジスタＮ４と直列に連結される。すなわち、第２ＮＭＯＳトランジスタＮ２のドレーンは第４ＮＭＯＳトランジスタＮ４のソースと電気的に連結される。従って、図３に図示されたように、第２ＮＭＯＳトランジスタＮ２のドレーンが形成されるＮ＋活性領域ＮＡ２２は第４ＮＭＯＳトランジスタＮ４のソースが形成されるＮ＋活性領域と連結されうる。
このために、第４配線層ＰＬ４を挟みんでその両側に位置した第２ＰウェルＰＷ２にＮ型不純物を注入してＮ＋活性領域ＮＡ２２及びＮＡ２３を形成することにより、第２ＮＭＯＳトランジスタＮ２のドレーンと第４ＮＭＯＳトランジスタＮ４のソースとを電気的に連結されることが望ましい。従って、Ｎ＋活性領域ＮＡ２２に位置する前述した金属コンタクトＭＣは第２ＮＭＯＳトランジスタＮ２のドレーン及び第４ＮＭＯＳトランジスタＮ４のソースに対する共有金属コンタクトになる。
第４配線層ＰＬ４を挟んださらに１つのＮ＋活性領域ＮＡ２３には第４ＮＭＯＳトランジスタＮ４のドレーンが位置する。そして、第４ＮＭＯＳトランジスタＮ４のドレーンＮＡ２３には相補ビットライン／ＢＬと連結されるように金属コンタクトＭＣが位置する。
続いて図３を参照すれば、第５配線層ＰＬ５を挟んでその両側に位置した第２ＮウェルＮＷ２にＰ型不純物を注入してＰ＋活性領域ＰＡ２１及びＰＡ２２を形成する。その結果、第５配線層ＰＬ５をゲート電極に使用する第３ＰＭＯＳトランジスタＰ３が形成される。第３ＰＭＯＳトランジスタＰ３のソースＰＡ２１には第２メモリノードＭ２と連結されるように金属コンタクトＭＣが位置し、第３ＰＭＯＳトランジスタＰ３のドレーンＰＡ２２には上部配線層、すなわちビットラインＢＬと連結されるように他の金属コンタクトＭＣが位置する。
続いて図３を参照して金属コンタクトＭＣのレイアウトについて記述する。金属コンタクトＭＣはメモリセルの第１レイヤに形成される導電体と第２レイヤに形成される導電体とを電気的に連結させる。すなわち、金属コンタクトＭＣはメモリセルを構成するトランジスタのソース、ドレーン及びポリシリコン配線層と上部導電ラインとを連結するためにメモリセルの所定の位置に配置される。
このような金属コンタクトＭＣはメモリセルを構成する各構成素子を効率的に配置し、また隣接したメモリセルのレイアウトを考慮してその数を減らすことができる。例えば、メモリセル間の境界面や各素子が連結される所に配置することにより、金属コンタクトＭＣを１つだけ形成できる。特に、第１ＮウェルＮＷ１の内部に位置する２つの金属コンタクトＭＣはそれぞれ第１または第２配線層ＰＬ１またはＰＬ２とＰＭＯＳトランジスタＰ１またはＰ２のドレーンとを上部導電層と電気的に連結されることにより、第１または第２配線層ＰＬ１またはＰＬ２とＰＭＯＳトランジスタＰ１またはＰ２も電気的に連結される。
次に、図３の上部に位置する半導体メモリ装置のメモリセルレイアウトについて述べる。図５には図３に図示されたメモリセルレイアウトの上部に形成される第２レイヤに関わるメモリセルレイアウトの一実施の形態が図示されている。図５で、点線で表示された部分はＮウェルＮＷとＰウェルＰＷの境界面、すなわち隔離領域が位置する領域である。
図５を参照すれば、第１金属配線層ＭＬ１０１のレイアウトが図示されている。
まず、第１金属配線層ＭＬ１０１が第１ＰウェルＰＷ１及び第１ＮウェルＮＷ１の上部に形成される。第１金属配線層ＭＬ１０１は第１メモリノードＭ１に電気的に連結される導電体、すなわち第１ＰＭＯＳトランジスタＰ１のドレーンＰＡ１２及び第２配線層ＰＬ２と連結される金属コンタクトＭＣと第１ＮＭＯＳトランジスタＮ１のドレーンと第３ＮＭＯＳトランジスタＮ３のソースＮＡ１２とが連結される金属コンタクトＭＣとを電気的に連結する。
また、他の第１金属配線層ＭＬ１０２は第１ＮウェルＮＷ１、第２ＰウェルＰＷ及び第２ＮウェルＮＷ２にわたってその上部に形成される。第２金属配線層ＭＬ１０２は第２メモリノードＭ２に電気的に連結される導電体、すなわち第２ＰＭＯＳトランジスタＰ２のドレーンＰＡ１４及び第１配線層ＰＬ１と連結する金属コンタクトＭＣ、第２ＮＭＯＳトランジスタＮ２のドレーンと第４ＮＭＯＳトランジスタＮ４のソースＮＡ２２が連結される金属コンタクトＭＣ及び第３ＰＭＯＳトランジスタＰ３のソースＰＡ２１が連結される金属コンタクトＭＣを電気的に連結する。
続いて図５を参照すれば、第２レイヤはスキャンデータアウトライン、すなわちスキャンデータアウトラインＳＤＯＬが形成される。スキャンデータアウトラインＳＤＯＬはウェル境界面と平行した方向、すなわちｙ軸方向に形成することが望ましい。なぜなら、この方向がビットライン対ＢＬ，／ＢＬと平行な方向であるためであるが、ビットライン対ＢＬ，／ＢＬをウェル境界面と平行な方向に形成することが望ましい理由は後述する。
前述の通り、スキャンデータアウトラインＳＤＯＬは第２メモリノードＭ２に保存されたデータを第３ＰＭＯＳトランジスタＰ３を介して読み込める第２ポートのデータラインに該当するので、第３ＰＭＯＳトランジスタＰ３のドレーンＰＡ２２と連結される金属コンタクトＭＣと電気的に連結される。従って、スキャンデータアウトラインＳＤＯＬは第２ＮウェルＮＷの上部に位置し、上下に隣接した他のメモリセルのスキャンデータアウトラインと長く連結される。
続いて図５を参照すれば、金属コンタクトＭＣ及び第１ビアコンタクトＶＣ−１を電気的に連結するための他の第１金属配線層ＭＬ１０３ないしＭＬ１１１がメモリセルの第２レイヤに形成される。この時、互いに連結される金属コンタクトＭＣ及び第１ビアコンタクトＶＣ−１がメモリセルの平面レイアウトで異なる位置に配置される場合には、第１金属配線層ＭＬ１０３またはＭＬ１０８のサイズはこれを考慮せねばならない。
第１ビアコンタクトＶＣ−１はメモリセルの第２レイヤに形成された導電体と第３レイヤに形成された導電体を電気的に連結させる。すなわち、第３レイヤ及び第４レイヤに形成されるビットライン対ＢＬ，／ＢＬ、電源ラインＶｄｄ、グラウンドラインＶｓｓ及びワードラインＷＬとスキャンアドレスラインＳＡＬなどを下部導電体と電気的に連結させる。
次に、図５の上部に位置する半導体メモリ装置のメモリセルレイアウトについて述べる。図６には図５に図示されたメモリセルレイアウトの上部に形成される第３レイヤに関わるメモリセルレイアウトの一実施の形態が図示されている。図６において点線で表示された部分はＮウェルＮＷとＰウェルＰＷとの境界面、すなわち隔離領域が位置する領域である。
図６を参照すれば、ビットラインＢＬ、相補ビットライン／ＢＬ、電源ラインＶｄｄ、グラウンドラインＶｓｓ及び第２ビアコンタクトＶＣ−２に対するメモリセルレイアウトが図示されている。
ビットラインＢＬ及び相補ビットライン／ＢＬが互いに平行に配列される。ビットラインＢＬは第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第１ＰウェルＰＷ１に形成された第２ＮＭＯＳトランジスタＮ２のドレーンＮＡ１３と電気的に連結される。そして、相補ビットライン／ＢＬも第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第２ＰウェルＰＷ２に形成された第４ＮＭＯＳトランジスタＮ４のドレーンＮＡ２３と電気的に連結される。
図面ではビットラインＢＬの中間部分に曲がった部分があるが、他の連結素子を本実施の形態とは異なって配列することにより曲がった部分が生じないようにすることもできる。例えば、第１ビアコンタクトＶＣ−１を第１ＮウェルＮＷ１上に位置させ、これを、第１金属配線層ＭＬ１１１を介して第１ＰウェルＰＷ１上に位置する金属コンタクトＭＣと電気的に連結させれば、曲がった部分が生じないこともある。
そして、ビットラインＢＬ及び相補ビットライン／ＢＬはウェル境界面と平行に配列することが望ましい。前述の通り本実施の形態は全部で４つのウェルが並べて配列されるために、メモリセルの形が長軸、すなわちｘ軸方向への長さが短縮、すなわちｙ軸方向への長さに比べて相対的に長い。そして、短軸はメモリセルの境界面が形成される方向でもある。従って、ビットライン対ＢＬ，／ＢＬがセルの境界面と平行になれば、それだけビットライン対ＢＬ，／ＢＬが短くなる。ビットライン対ＢＬ，／ＢＬが短ければ、それだけ寄生キャパシタンスも小さくなるために半導体メモリ装置の動作速度が速くなる。
続いて図６を参照すれば、電源ラインＶｄｄ及び２つのグラウンドラインＶｓｓがビットライン対ＢＬ，／ＢＬと同じレイヤに配列される。電源ラインＶｄｄは第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第１ＰＭＯＳトランジスタＰ１のソースＰＡ１１及び第２ＰＭＯＳトランジスタＰ２のソースＰＡ１３と電気的に連結される。そして、２つのグラウンドラインＶｓｓはそれぞれ第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第１ＮＭＯＳトランジスタＮ１のソースＮＡ１１及び第２ＮＭＯＳトランジスタＮ２のソースＮＡ２１と電気的に連結される。
電源ラインＶｄｄ及び２つのグラウンドラインＶｓｓもウェル境界面に対して平行に配列することが望ましい。この場合に、電源ラインＶｄｄ及び２つのグラウンドラインＶｓｓとビットライン対ＢＬ，／ＢＬとは交互に配列することがさらに望ましい。例えば、図示されたように、ビットラインＢＬ及び相補ビットライン／ＢＬ間には電源ラインＶｄｄを、そしてビットラインＢＬ及び相補ビットライン／ＢＬの外側にはそれぞれ１つずつのグラウンドラインＶｓｓを配列できる。
このように、ビットラインＢＬ及び相補ビットライン／ＢＬ間及びその外側に電源ラインＶｄｄまたはグラウンドラインＶｓｓを配列すれば、半導体メモリ装置の電気的特性が改善される。すなわち、ビットライン対ＢＬ，／ＢＬ間に固定された電位を有する導電ライン（本実施の形態では電源ラインＶｄｄ）を配列することにより、ビットラインＢＬ及び相補ビットライン／ＢＬ間で現れる干渉現象が生じることを防止できる。そして、ビットライン対ＢＬ，／ＢＬの外側にグラウンドラインＶｓｓを配列することにより、隣接セルに配列されるビットライン対とＥＩ間で発生しうる相互干渉現象も防止できる。
続いて図６を参照すれば、第１ビアコンタクトＶＣ−１の一部及び第２ビアコンタクトＶＣ−２を電気的に連結するための第２金属配線層ＭＬ２１，ＭＬ２２及びＭＬ２３が形成される。
次に、図６の上部に位置する半導体メモリ装置のメモリセルレイアウトについて述べる。図７には図６に図示されたメモリセルレイアウトの上部に形成される第４レイヤに関わるメモリセルレイアウトの一実施の形態が図示されている。図７において点線で表示された部分はＮウェルＮＷとＰウェルＰＷの境界面、すなわち隔離領域が位置する領域である。
図７を参照すれば、ワードラインＷＬ、スキャンアドレスラインＳＡＬ及び第２ビアコンタクトＶＣ−２に関わるメモリセルレイアウトが図示されている。
ワードラインＷＬ及びスキャンアドレスラインＳＡＬが互いに平行に配列される。ワードラインＷＬは第２ビアコンタクトＶＣ−２、第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第３ＮＭＯＳトランジスタＮ３のゲート電極の役割を果たす第３配線層ＰＬ３と電気的に連結される。また、ワードラインＷＬは第２ビアコンタクトＶＣ−２、第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第４ＮＭＯＳトランジスタＮ４のゲート電極の役割を果たす第４配線層ＰＬ４と電気的に連結される。そして、スキャンアドレスラインＳＡＬは第２ビアコンタクトＶＣ−２、第１ビアコンタクトＶＣ−１及び金属コンタクトＭＣを介して第３ＰＭＯＳトランジスタのゲート電極の役割を果たす第５配線層ＰＬ５と電気的に連結される。
そして、ビットライン対ＢＬ，／ＢＬがウェル境界面と平行に配列される場合、ワードラインＷＬ及びスキャンアドレスラインＳＡＬはウェル境界面と垂直方向、すなわちｙ軸方向に長く配列される。
以下、前記の実施の形態のデュアルポート半導体メモリ装置に備わったメモリセルレイアウトの特徴を含め、ここに周辺回路装置が含まれたデュアルポート半導体メモリ装置について述べる。図８には本発明の一実施の形態によってレイアウトされたメモリセルより構成されたメモリセルアレイユニットを含む半導体メモリ装置の構成が概略的に図示されている。
図８を参照すれば、デュアルポート半導体メモリ装置はメモリセルアレイユニット５１０、リード／ライトローデコーダユニット５１２、スキャンローデコーダユニット５１４、カラムデコーダユニット５２４、スキャンラッチ回路ユニット５１６、プレチャージ回路ユニット５１８、プレディスチャージ回路ユニット５２８、データ入出力ゲートユニット５２２、センス増幅器ユニット５２０及びデータ入出力回路ユニット５２６を含んで構成される。
メモリセルアレイユニット５１０には前記の実施の形態に記載されたデュアルポート半導体メモリ装置に含まれたメモリセルがマトリックス状に多数配列されている。例えば、半導体基板の各メモリセルには第１Ｎウェル及び第２Ｎウェルと第１Ｐウェル及び第２Ｐウェルとが交互に形成されており、第１Ｎウェルには第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタが、第２Ｎウェルには第３ＰＭＯＳトランジスタが配列されており、第１Ｐウェルには第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタが、第２Ｐウェルには第２ＰＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタが配列されている。そして、半導体基板上には各配線層、ビットライン対、スキャンデータアウトライン、ワードライン及びスキャンアドレスラインが前記の実施の形態の通り配列されている。
続いて図８を参照し、デュアルポート半導体メモリ装置を構成する各構成要素等の機能について述べる。
まず、リード／ライトローデコーダユニット５１２はリード／ライト動作時にリード／ライトローアドレスＲＷＲＡをデコーディングし、多数のワードラインＷＬ１ないしＷＬｉのうちワードラインを選択する。スキャンローデコーダユニット５１４はスキャンアドレスＳＡをデコーディングしてスキャンアドレスラインＳＡＬ１ないしＳＡＬｉのうちスキャンアドレスラインを選択する。カラムデコーダユニット５２４はリード／ライト動作時にリード／ライトカラムアドレスをデコーディングし、多数のビットライン対（ＢＬ１，／ＢＬ１）ないし（ＢＬｊ，／ＢＬｊ）のうちビットライン対を選択するためにカラム選択信号Ｙ１ないしＹｊを発生する。スキャンラッチ回路ユニット５１６はスキャンイネーブル信号ＳＥに応答してスキャンデータアウトラインＳＤＯＬ１ないしＳＤＯＬｊから出力されるデータをラッチしてスキャン出力信号Ｓｏｕｔを発生する。プレチャージ回路ユニット５１８はビットライン対（ＢＬ１，／ＢＬ１）ないし（ＢＬｊ，／ＢＬｊ）をプレチャージし、プレディスチャージ回路ユニット５２８はスキャンデータアウトラインＳＤＯＬｉないしＳＤＯＬｊをプレディスチャージする。データ入出力ゲートユニット５２２はカラム選択信号Ｙ１ないしＹｊに応答してビットライン対（ＢＬ１，／ＢＬ１）ないし（ＢＬｊ，／ＢＬｊ）のデータを入出力する。センス増幅器ユニット５２０はビットライン対（ＢＬ１，／ＢＬ１）ないし（ＢＬｊ，／ＢＬｊ）それぞれの電圧差を増幅する。データ入出力回路ユニット５２６はセンス増幅器ユニット５２０から出力されるデータを出力データＤｏｕｔで発生し、入力データＤｉｎを入力してデータ入出力ゲートユニット５２２に出力する。
前記の構成要素を含むデュアルポート半導体メモリ装置は固定された電圧ポテンシャルを有する多数の配線ラインをさらに含んでいるが、このように固定された電圧ポテンシャルを有する配線ラインはビットライン対（ＢＬ１，／ＢＬ１）ないし（ＢＬｊ，／ＢＬｊ）のようなレイヤに配列されうる。そして、この場合に固定された電圧ポテンシャルを有する配線ラインはビットライン及び相補ビットライン間に互いに交互に配列されることが望ましく、１つのビットライン対間に配列される配線ラインは電源電圧ラインでありうる。
そして、前記の構成要素を含むデュアルポート半導体メモリ装置はメモリセルの形が長軸と短軸の長さ差が大きい長方形状であるゆえに、ＬＣＤドライバ集積回路のように短軸がかなり短い装置に装着されて使われうる。
本発明のデュアルポート半導体メモリ装置は、例えばＬＣＤドライバ集積回路に有用に適用可能である。
従来技術によるシングルポート半導体メモリ装置を構成するメモリセルの等価回路を図示しているメモリセル等価回路図である。 本発明によるデュアルポート半導体メモリ装置を構成するメモリセルの等価回路の一例を図示しているメモリセル等価回路図である。 図２に図示された等価回路を具現するためのメモリセルの第１レイヤに関わるレイアウトの一実施の形態を示すダイヤグラムである。 図３に図示されたメモリセルレイアウトを含む半導体メモリ装置に関わって４つのメモリセルを共に図示した４セルレイアウトを示すダイヤグラムである。 図２に図示された等価回路を具現するためのメモリセルの第２レイヤに関わるレイアウトの一実施の形態を示すダイヤグラムである。 図２に図示された等価回路を具現するためのメモリセルの第３レイヤに関わるレイアウトの一実施の形態を示すダイヤグラムである。 図２に図示された等価回路を具現するためのメモリセルの第４レイヤに関わるレイアウトの一実施の形態を示すダイヤグラムである。 本発明による半導体メモリ装置のメモリセルより構成されたメモリセルアレイユニットを含む半導体メモリ装置の構成を図示しているブロック図である。
符号の説明
Ｍ１，２ 第１及び第２メモリノード、
Ｎ１〜４ 第１〜４ＮＭＯＳトランジスタ、
Ｐ１〜３ 第１〜３ＰＭＯＳトランジスタ、
ＢＬ ビットライン、
／ＢＬ 相補ビットライン、
ＳＡＬ スキャンアドレスライン、
ＳＤＯＬ スキャンデータアウトライン、
ＷＬ ワードライン。

Claims (33)

  1. デュアルポート半導体メモリセルにおいて、
    第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子及び出力端子を含む第１ＣＭＯＳインバータと、
    第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子及び出力端子を含む第２ＣＭＯＳインバータであり、前記第２ＣＭＯＳインバータの入力端子は、前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と共に第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は、前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と共に第２メモリノードを構成する第２ＣＭＯＳインバータと、
    ワードラインに連結されたゲート、ビットラインに連結されたドレーン及び前記第１メモリノードに連結されたソースを備える第３ＮＭＯＳトランジスタと、
    前記ワードラインに連結されたゲート、相補ビットラインに連結されたドレーン及び前記第２メモリノードに連結されたソースを備える第４ＮＭＯＳトランジスタと、
    スキャンアドレスラインに連結されたゲート、前記第２メモリノードに連結されたソース及びスキャンデータアウトラインに連結されたドレーンを備える第３ＰＭＯＳトランジスタとを含むデュアルポート半導体メモリセル。
  2. 前記メモリセルはＰ＋活性領域が形成されている第１Ｎウェル及び第２ＮウェルとＮ＋活性領域が形成されている第１Ｐウェル及び第２Ｐウェルとに分けられていることを特徴とする請求項１に記載のデュアルポート半導体メモリセル。
  3. 前記第１Ｐウェル、前記第２Ｐウェル、前記第１Ｎウェル及び前記第２Ｎウェルは半導体基板に交互に配列されていることを特徴とする請求項２に記載のデュアルポート半導体メモリセル。
  4. 前記ビットライン、前記相補ビットライン及び前記スキャンデータアウトラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と平行した方向に配列されていることを特徴とする請求項３に記載のデュアルポート半導体メモリセル。
  5. 前記ワードライン及び前記スキャンアドレスラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と垂直な方向に配列されていることを特徴とする請求項４に記載のデュアルポート半導体メモリセル。
  6. 前記半導体メモリセルは、固定された電圧ポテンシャルを有し、前記ビットライン及び前記相補ビットラインと同じレイヤに配列されている配線ラインをさらに含むことを特徴とする請求項３に記載のデュアルポート半導体メモリセル。
  7. 前記ビットライン、前記相補ビットライン及び前記配線ラインは交互に配列されていることを特徴とする請求項６に記載のデュアルポート半導体メモリセル。
  8. 前記ビットライン及び前記相補ビットライン間に配列されている前記配線ラインは電源電圧ラインであることを特徴とする請求項７に記載のデュアルポート半導体メモリセル。
  9. 基板に形成されている多数のメモリセルを含むデュアルポート半導体メモリ装置において、前記メモリセルは、
    第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子及び出力端子を含む第１ＣＭＯＳインバータと、
    第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子及び出力端子を含む第２ＣＭＯＳインバータであり、前記第２ＣＭＯＳインバータの入力端子は、前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と共に第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は、前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と共に第２メモリノードを構成する第２ＣＭＯＳインバータと、
    ワードラインに連結されたゲート、ビットラインに連結されたドレーン及び前記第１メモリノードに連結されたソースを備える第３ＮＭＯＳトランジスタと、
    前記ワードラインに連結されたゲート、相補ビットラインに連結されたドレーン及び前記第２メモリノードに連結されたソースを備える第４ＮＭＯＳトランジスタと、
    スキャンアドレスラインに連結されたゲート、前記第２メモリノードに連結されたソース及びスキャンデータアウトラインに連結された第３ＰＭＯＳトランジスタを含み、
    前記多数のメモリセルは前記多数のメモリセルの境界面に対して対称的に配列されていることを特徴とするデュアルポート半導体メモリ装置。
  10. 前記メモリセルはＰ＋活性領域が形成されている第１Ｎウェル及び第２ＮウェルとＮ＋活性領域が形成されている第１Ｐウェル及び第２Ｐウェルとに分けられていることを特徴とする請求項９に記載のデュアルポート半導体メモリ装置。
  11. 前記第１Ｐウェル、前記第２Ｐウェル、前記第１Ｎウェル及び前記第２Ｎウェルは前記基板に交互に配列されていることを特徴とする請求項１０に記載のデュアルポート半導体メモリ装置。
  12. 前記ビットライン、前記相補ビットライン及び前記スキャンデータアウトラインは前記第１及Ｐウェルび第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と平行した方向に配列されていることを特徴とする請求項１１に記載のデュアルポート半導体メモリ装置。
  13. 前記ワードライン及び前記スキャンアドレスラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と垂直な方向に配列されていることを特徴とする請求項１２に記載のデュアルポート半導体メモリ装置。
  14. 前記半導体メモリセルは、固定された電圧ポテンシャルを有し、前記ビットライン及び前記相補ビットラインと同じレイヤに配列されている配線ラインをさらに含むことを特徴とする請求項１１に記載のデュアルポート半導体メモリ装置。
  15. 前記ビットライン、前記相補ビットライン及び前記配線ラインは交互に配列されていることを特徴とする請求項１４に記載のデュアルポート半導体メモリ装置。
  16. 前記ビットライン及び前記相補ビットライン間に配列されている前記配線ラインは電源電圧ラインであることを特徴とする請求項１５に記載のデュアルポート半導体メモリ装置。
  17. デュアルポート半導体メモリ装置において、
    それぞれＰ＋活性領域が形成された第１Ｎウェルと第２Ｎウェル及びそれぞれＮ＋活性領域が形成された第１Ｐウェルと第２Ｐウェルに分けられ、前記第１Ｎウェル及び前記第２Ｎウェルは前記第２Ｐウェルの両側面に位置し、前記第１Ｐウェル及び前記第２Ｐウェルは前記第１Ｎウェルの両側面に位置する多数のメモリセルを含む半導体基板と、
    ワードライン及びスキャンアドレスラインと、
    ビットラインと相補ビットラインとより構成されたビットライン対及びスキャンデータアウトラインとを含み、
    前記メモリセルそれぞれは、
    第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ及び入力端子と出力端子とを含む第１ＣＭＯＳインバータと、
    第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び入力端子と出力端子とを含む第２ＣＭＯＳインバータであり、前記第２ＣＭＯＳインバータの入力端子は前記第１ＣＭＯＳインバータの出力端子に連結され、前記第１ＣＭＯＳインバータの出力端子と第１メモリノードを構成し、そして前記第２ＣＭＯＳインバータの出力端子は前記第１ＣＭＯＳインバータの入力端子に連結され、前記第１ＣＭＯＳインバータの入力端子と第２メモリノードを構成する第２ＣＭＯＳインバータと、
    前記ワードラインに連結されているゲート、前記ビットラインに連結されているドレーン及び前記第１メモリノードに連結されているソースを含む第３ＮＭＯＳトランジスタと、
    前記ワードラインに連結されているゲート、前記相補ビットラインに連結されているドレーン及び前記第２メモリノードに連結されているソースを含む第４ＮＭＯＳトランジスタと、
    前記スキャンアドレスラインに連結されているゲート、前記第２メモリノードに連結されているソース及び前記スキャンデータアウトラインに連結されているドレーンを含む第３ＰＭＯＳトランジスタとを含み、
    前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタは前記第１ＰウェルのＮ＋活性領域に形成され、前記第２ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは前記第２ＰウェルのＮ＋活性領域に形成され、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは前記第１ＮウェルのＰ＋活性領域に形成され、前記第３ＰＭＯＳトランジスタは前記第２ＮウェルのＰ＋活性領域に形成されることを特徴とするデュアルポート半導体メモリ装置。
  18. 前記多数のメモリセルは前記多数のメモリセルの境界面に対して対称的に配列されていることを特徴とする請求項１７に記載のデュアルポート半導体メモリ装置。
  19. 前記ビットライン、前記相補ビットライン及び前記スキャンデータアウトラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と平行した方向に配列されていることを特徴とする請求項１７に記載のデュアルポート半導体メモリ装置。
  20. 前記ワードライン及び前記スキャンアドレスラインは前記第１Ｐウェル及び第２Ｐウェルと前記第１Ｎウェル及び第２Ｎウェルとが接する境界面と垂直な方向に配列されていることを特徴とする請求項１７に記載のデュアルポート半導体メモリ装置。
  21. 前記半導体メモリセルは、固定された電圧ポテンシャルを有し、前記ビットライン及び前記相補ビットラインと同じレイヤに配列されている配線ラインをさらに含むことを特徴とする請求項１７に記載のデュアルポート半導体メモリ装置。
  22. 前記ビットライン、前記相補ビットライン及び前記配線ラインは交互に配列されていることを特徴とする請求項２１に記載のデュアルポート半導体メモリ装置。
  23. 前記ビットライン及び前記相補ビットライン間に配列されている前記配線ラインは電源電圧ラインであることを特徴とする請求項２２に記載のデュアルポート半導体メモリ装置。
  24. デュアルポート半導体メモリ装置において、
    多数の請求項３に記載のデュアルポート半導体メモリセルがマトリックス状に配列されているメモリセルアレイユニットと、
    多数のワードライン及び多数のスキャンアドレスラインと、
    多数のビットラインと多数の相補ビットラインとより構成された多数のビットライン対及び多数のスキャンデータアウトラインと、
    前記多数のワードラインのうち１つを選択するためのリード／ライトローデコーダユニットと、
    前記多数のスキャンアドレスラインのうち１つを選択するためのスキャンローデコーダユニットと、
    前記多数のビットライン対のうち１つを選択するためのカラムデコーダユニットと、
    前記多数のスキャンデータアウトラインに出力されるデータをラッチしてスキャン出力信号を発生するためのスキャンラッチ回路ユニットと、
    前記多数のビットライン対をプレチャージするためのプレチャージ回路ユニットと、
    前記多数のスキャンデータアウトラインをプレディスチャージするためのプレディスチャージ回路ユニットと、
    前記多数のビットライン対にデータを入出力するためのデータ入出力ゲートユニットと、
    前記多数のビットラインそれぞれの電圧差を増幅するためのセンス増幅器ユニットと、
    前記センス増幅器ユニットから出力されるデータは出力データとして発生させ、前記データ入出力ゲートユニットに出力するためのデータ入出力回路ユニットとを含むことを特徴とするデュアルポート半導体メモリ装置。
  25. 前記デュアルポート半導体メモリ装置は固定された電圧ポテンシャルを有する多数の配線ラインをさらに含み、前記多数の配線ラインは前記ビットライン対と同じレイヤに配列されていることを特徴とする請求項２４に記載のデュアルポート半導体メモリ装置。
  26. 前記ビットライン、前記相補ビットライン及び前記配線ラインは互いに交互に配列されていることを特徴とする請求項２５に記載のデュアルポート半導体メモリ装置。
  27. 前記ビットライン及び前記相補ビットライン間に配列された前記配線ラインは電源電圧ラインであることを特徴とする請求項２６に記載のデュアルポート半導体メモリ装置。
  28. 前記デュアルポート半導体メモリ装置はＬＣＤドライバ集積回路に装着されて使われることを特徴とする請求項２４に記載のデュアルポート半導体メモリ装置。
  29. デュアルポート半導体メモリ装置において、
    請求項１０に記載のデュアルポート半導体メモリ装置に含まれたメモリセルがマトリックス状に多数配列されたメモリセルアレイユニットと、
    多数のワードライン及び多数のスキャンアドレスラインと、
    多数のビットラインと多数の相補ビットラインとより構成された多数のビットライン対及び多数のスキャンデータアウトラインと、
    前記多数のワードラインのうち１つを選択するためのリード／ライトローデコーダユニットと、
    前記多数のスキャンアドレスラインのうち１つを選択するためのスキャンローデコーダユニットと、
    前記多数のビットライン対のうち１つを選択するためのカラムデコーダユニットと、
    前記スキャンデータアウトラインに出力されるデータをラッチしてスキャン出力信号を発生するためのスキャンラッチ回路ユニットと、
    前記多数のビットライン対をプレチャージするためのプレチャージ回路ユニットと、
    前記多数のスキャンデータアウトラインをプレディスチャージするためのプレディスチャージ回路ユニットと、
    前記多数のビットライン対にデータを入出力するためのデータ入出力ゲートユニットと、
    前記多数のビットラインそれぞれの電圧差を増幅するためのセンス増幅器ユニットと、
    前記センス増幅器ユニットから出力されるデータを出力データとして発生させ、前記データ入出力ゲートユニットに出力するためのデータ入出力回路ユニットとを含むことを特徴とするデュアルポート半導体メモリ装置。
  30. 前記デュアルポート半導体メモリ装置は固定された電圧ポテンシャルを有する多数の配線ラインをさらに含み、前記多数の配線ラインは前記ビットライン対と同じレイヤに配列されていることを特徴とする請求項２９に記載のデュアルポート半導体メモリ装置。
  31. 前記ビットライン、前記相補ビットライン及び前記配線ラインは互いに交互に配列されていることを特徴とする請求項３０に記載のデュアルポート半導体メモリ装置。
  32. 前記ビットライン及び前記相補ビットライン間に配列された前記配線ラインは電源電圧ラインであることを特徴とする請求項３１に記載のデュアルポート半導体メモリ装置。
  33. 前記デュアルポート半導体メモリ装置はＬＣＤドライバ集積回路に装着されて使われることを特徴とする請求項２９に記載のデュアルポート半導体メモリ装置。
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