TWI235373B - Dual port semiconductor memory device - Google Patents

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TWI235373B
TWI235373B TW092136992A TW92136992A TWI235373B TW I235373 B TWI235373 B TW I235373B TW 092136992 A TW092136992 A TW 092136992A TW 92136992 A TW92136992 A TW 92136992A TW I235373 B TWI235373 B TW I235373B
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Tae-Jung Lee
Byung-Sun Kim
Joon-Hyung Lee
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Samsung Electronics Co Ltd
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Description

1235373 ΆΜ 9?.1^RQQ? 五、發明說明（1) 修正一 本申請案主張於2003年1月30號向韓國智慧財產局提 出申請之韓國專利申請案第2003-6365號的優先權，該專 利申請案所揭露之内容係完整結合於本說明書中。 【發明所屬之技術領域】 本發明是有關於一種半導體記憶裝置，且特別是有關 於一種單一記憶胞（Memory Cell)内具有多個電晶體之 雙埠靜態隨機存取記憶體（Dual Port SRAM)。 【先前技術】 半導體記憶裝置大致可分為動態隨機存取記憶體 (Dynamic Random Access Memory，DRAM)以及靜態隨機 _ 存取記憶體（Static Random Access Memory，SRAM)。 其中，靜態隨機存取記憶體具有高處理速度、低能量消耗 以及操作簡單等優點，且不需進行資料更新（Data
Refresh )的動作。此外，由於靜態隨機存取記憶體適用 於一邏輯半導體裝置之製程（Logic Semiconductor Device Manufacturing Process)，因此通常為嵌入式記 憶體（Embedded Memory)。
傳統的靜態隨機存取記憶體通常具有兩個驅動電晶體 (Driver Transistor)或下拉電晶體（Pull-Down Transistor )，兩個負載元件（Load Device)，以及兩 個通路電晶體（Pass Transistor)或稱為存取電晶體 (Access Transistor)。此外，依據負載元件的不同， 靜態隨機存取記憶體可再分為互補式金氧半導體（CMOS ) 型、高負載電阻（High Load Resistor， HLR)型以及薄 膜電晶體（Thin Film Transistor， TFT)型等多種不同
12890pi fl.ptc 第8頁
的型態。其中，CMOS型之靜態隨機存取記憶體係採用p通 道之MOS (PM0S)電晶體作為負載元件’而HLR型之靜離隨 機存取記憶體係採用高負載電阻器作為負載元件，另外， T F T型之靜態隨機存取記憶體係以多晶石夕T F τ作為負載元 件。 1235373 __案號 92136992 五、發明說明（2) 承上所述，一個CMOS型之靜態隨機存取記憶體通常具 有六個電晶體，其中包括兩個PM0S電晶體，以作為負載元 件。此外，其餘四個電晶體通常為N通道之MOS ( NM0S )電 晶體，其中兩個係作為PM0S電晶體之反向器，而另外兩個 則作為通路電晶體（Pass Transistor)。 圖1繪示為習知之一種單埠（S i n g 1 e P 〇 r t )靜態隨機 存取記憶體的等效電路示意圖，其中此單埠靜態隨機存取 記憶體之記憶胞佈局（Layout )係揭露於曰本專利公告號 10-1781 10 之中。 請參考圖1 ，第一PM0S電晶體pi與第一NM0S電晶體N1 係組成第一CMOS反向器，而第二PM0S電晶體P2與第二NM0S 電晶體N2係組成第二CMOS反向器。此外，第一CMOS反向器 之輸入埠與第二CMOS反向器之輪出埠係於第—記憶節點 (Memory Node ) Ml相互耦接，而第一CMOS反向器之輸出 埠與第二CMOS反向器之輸入埠則於第二記憶節點m2相互♦馬 接。如此一來，此電路結構中之第一 CMOS反向器與第二 CMOS反向器可組成一正反（Flip-Flop)電路。 承上述，第三NM0S電晶體N3與第四NM0S電晶體N4係為 通路電晶體（或存取電晶體），其中第三NM0S電晶體N3與 第四NM0S電晶體N4之閘極係分別連接至字元線
12890pi Π.ptc 第9頁 1235373 案號 92136992 科年3月I / 五、發明說明（3) (Wordline) WL。此外，NMOS 電晶體、、店 j <綠極斑、、 分 ne ) BL ， 一記憶節點 別連接至第一記憶節點Μ 1以及一位元線（β丨t丨/、’及極係 而N Μ 0 S電晶體N 4之源極與沒極貝ij對應連接至第 M2以及一互補（Complementary)位元線/rl 就§己憶胞而s ’ C Μ 0 S型之靜態隨機存取記情 作速度通常會受到諸如線路之阻抗特性，或位_ 、置之邃 鄰之互補位元線之間可能產生的的寄生電容（^線與其相 Capaci tance )值等因素所影響。此外，讀取蜂^asit k 之數目亦會對CMOS型之靜態隨機存取記憶裝置的入淳 造成影響。舉例而言’在單埠之靜態隨機存取記憶^ $度 中，一對位元線係藉由一通路電晶體相互連接，^彳$ 輸入端以及一輸出端。然而，當單埠靜態隨機存取纪^另 置藉由此對位元線輸入或輸出資料時，其他資料便無二= 藉由這對位元線進行輸入或輸出的動作，因而使得資料無 法進行平行處理，也相對限制了單埠靜態隨機存取記憶& 置的運作速度。 ％ t 因此’習知又提出一種多埠之靜態隨機存取記憶 裝置，其包括有多個輸入埠以及輸出埠。美國專利公告號 5 75446 8以及60 0 5 7 95即分別揭露一種多埠靜態隨機存取記 憶體之等效電路中的記憶胞佈局。 多淳靜態隨機存取記憶裝置可藉由不同之埠端，以在 同時間内進行例如輸入、輸出、寫二以及讀取資料等不同 ，處理動作。此外，多埠靜態隨機存取記憶裝置更可透過 每一埠端輪出單一記憶胞内所儲存之資料至其他系統中。 因ιί匕’多埠靜恐、隨機記憶裝置便於進行高速之資料處
12890pi f1.ptc 第10頁 1235373 -- Q91?tRQQ9_年 3 月 / / 曰_^ 五、發明說明（4) 理’並適用於資料平行處理之系統。 【發明内容】 有鑑於此，本發明的目的就是在解決習知之 憶裝置之相關缺點。此外，本發明之另一目的是 種雙埠半導體記憶裝置，其可使記憶胞具有較佳 限’且可降低位元線對之間所造成的寄生電容， 位元線對之間的串音（C rs s 土 a 1 k )干擾。 本發明之再一目的是在提供一種雙埠半導體 置其圯憶胞之長軸（Maj.〇r Axis)係遠較短軸 \X1 S )為長’因而可應用於例如液晶顯示器之駆 強旦ί讓本發明之上述和其他目的、特徵、和名 I明^下下文特舉較佳實施例，並配合所附圖ί 【實施方式】 ":參考圖2 ’其繪示本發明之較佳實施例之 一二ς ϊ Ϊ裝置的電路圖。㊣中，第-PM0S電- 曰，ρ/ί ί體^係組成一第一CM0S反向器，而1 :體？㈣二NM0S電晶體N2係組成一第二_ ^ 弟CM〇S反向器之輸出端係與第二CMOS反向 =互：接山而第—CM〇s反向器之輸入端則與第 P:。： t Γ出端相互耦接。因此第-PM0S電晶體P1 /電9日日則2 '第~_S電晶體N1以及第二NM0S 係構成一正反電敗八 (Flip-Flop Circuit) 〇 另； nn !fi Μ 1 A^r λ-κ ^ 半導體記 在提供一 之雜訊容 進而避免 記憶裝 (Minor 動積體電 B 點能更明 ，作詳細 -種雙埠 體P1與第 二PM0S 電 向器。此 器之輸入 <藝 二CMOS 反 、第二 ®晶體N2 ，第一 1235373 五、發明說明 案號 (5) 92136992
向器之輸出端的交接處，而第二記憶節點M丨係位於第一 CMOS反向之輸出端與弟一CMOS反向器之輸入端的交接 處’且資料係藉由第一記憶節點Ml與第二記憶節點；^2進行 儲存。 請再參考圖2，第三NM0S電晶體N3與第四NM0S電晶體 N 4係作為通路電晶體’以分別控制第一記憶節點μ 1與第二 5己憶節點M2之資料的進出。此外’第三NM0S電晶體Ν3之閑 極係耦接至字元線WL，而第三NM0S電晶體Ν3之源極係輕接 至第一記憶節點Ml ，且第三NM0S電晶體Ν3之汲極係輕接至 位元線BL。相對 > 第四NM0S電晶體N4之閘極係耗接至字元 線W L，而第四N Μ 0 S電晶體N 4之源極係耗接至第二記情、節點 M2，且第四NM0S電晶體Ν4之汲極係耦接至互補位元 ” 線/BL，以形成一單埠靜態隨機存取記憶體。
請再參考圖2，本發明係增加一第三pm〇s電晶體至上 述之單璋靜態隨機存取s己憶體中’以使單埠靜態隨機存取 記憶體成為雙埠靜態隨機存取記憶體，而第二記憶節點Μ2 所儲存之資料便可藉由操作第三PM0S電晶體Ρ3進行讀取。 其中，第三PM0S電晶體Ρ3之閘極係耦接至掃描位址線SAL (Scan Address Line)，而第三PM0S電晶體P3之源極係 耦接至第二記憶節點M2，且第三PM0S電晶體P3之汲極係搞 接至掃描貨料輸出線SDOL (scan data-out line)。 在圖2所繪示之等效電路中，可選擇字元線WL、位元 線BL以及互補位元線/BL作為一第一埠端之線路，以透過 第一記憶節點Μ1或第二記憶節點Μ 2進行資料的寫入或讀 取。此外，亦可選擇掃描位址線S A L以及掃描資料輸出線
12890pifl.ptc 第12頁 1235373 修正 —案號 92136992 五、發明說明（6) SDOL作為一第二埠端之線路，以透過第二記憶節點乂2進行 資料的讀取。因此，在本發明之具有圖2所繪示之等效電 路的半導體記憶裝置中’第一埠端與第二埠端之資料的讀 取動作可相互獨立，以避免對第一記憶節點M1與第二記憶 節點Μ 2之狀態造成不良的影響。 下文將藉由圖3〜7繪示圖2所示之雙埠半導體記憶裝 置之記憶胞的線路佈局，並分別加以說明。
圖3繪示為圖2之雙埠半導體記憶裝置之記憶胞的第一 層線路佈局。如圖3所示，兩ρ型井（p-weH)pW1與以 及兩N型井（N-Well)NWl與NW2分別被形成於一半導體基 材(Semiconductor Substrate )上，其中 N+ 型擴散區 (Diffusion Area ) ΝΑ #, ^ ^ ^ ^PWl i%PW2 i，而 P + 型擴散區PA係形成於N型井NW1與NW2上。此外，半導體基 材上更配置有多個導線層PL1至PL5以及多個金屬接點 (Metal Contact ) MC，其中導線層PL1至PL5係由例如多 晶石夕或石夕化物等導電材製作而成。 值得注意的是，上述之P型井PW1與PW2以及N型井NW1 與NW2係形成於半導體基材上，而第一NM0S電晶體N1與第 三NM0S電晶體N3係形成於第一 P型井PW1上，且第二NM0S電 晶體N2與第四NM0S電晶體N4係形成於第二P型井PW2上。此碟_ 外，第一PM0S電晶體P1與第二PM0S電晶體P2係形成於第一 N型井NW1上，而第三PM0S電晶體P3係形成於第二N型井NW2
在本發明之實施例中，由於P型井PW1與PW2以及N型井 NW1與NW2係交互且相鄰配置，因此由P型井PW1與PW2以及N
12890pifl.ptc 第13頁 1235373 修正
9213RQQ9 五、發明說明（7) 型井NW1與NW2所構成之記憶胞可^ ^ ^ ^ ^ ^ ^ 之矩形。如此一來，山—α A 平田刀u上長度較長 具声將、寺士 ί 此圮憶胞之長軸方向U軸方向）之 長度將逖大於短軸方向（¥軸方向）之 之 成J Ϊ: - f 己憶胞之半導體記憶裝置將可適用於如 士:液：‘4不15之驅動電路，或具有此種 '的 其他電路之中。 队 < 曰曰片的
在具有交替配置之P型井與N型井的實施例t 型井PW1係夾合於第_N型井NW1與第二N型井NW2弟一P 第一N型井NW1係夾合於第一P型井PW1與第二？型 而 間。因此’第一N型井NW1、第二N型井NW2、第— 以及第二P型井PW2係依序配置於單一記憶胞中，同理开^ 以反方向配置。此外，水平方向或垂直方向上之 記憶胞係呈相互對稱，其中對稱軸係為水平或垂直=T之 兩相鄰記憶胞之間的邊界（Boundary)。另外，向之 之實施例中，才目鄰之記憶胞内的金屬接點MC與接觸㊁發明 (ViaContact)VC (圖 c；〜7 糾一 Λ m 對稱。 W〜7所不）係以邊界為基準相互 承上所述圖3!會不為具有一第一N型们、 型井，2 ' -第-P型井PW1以弟；N 憶胞，而圖4繪示為包括夕々陴a + 土吖乙又早—吕己 線路佈局。 括圖3之⑽胞在内之四個記憶胞的 在圖3中，第-導線層pu以及第二導線層m係 於半導體基材上’其中第一導線層p 第 型井謝以及第-p型井PW1， 顧 ^ 一 於第一N型井NW1以及第—p 守艮增尸LZ係I伸覆盍 _ ..................=二_ 2，且第一導線層 PL1 與
12890pi f1.ptc 第14頁 1235373 案號 92136992 修正
五、發明說明（8) 第"一導線層P L 2係平行配置並相隔一特定距離。此外 一導線層PL1與第二導線層PL2更垂直於第一 N型井NWl第 一P型井PW1 (或第二P型井PW2 )之間的邊界。 與第 在本實施例中，第一導線層PL1之一端係配置於 型井NW1上，以作為第一pm〇S電晶體P1之閘極，且第一:N 線層PL1之另一端係配置於第一p型井PWi上，以作為第導 N Μ 0 S電晶體N 1之閘極。此外，第二導線層p l 2之—二〆 ^ 味係配 置於第一Ν型井NW1上，以作為第二pm〇s電晶體Ρ2之間極， 且第二導線層PL2之另一端係配置於第二ρ型井pwi上，°以 作為第二NMOS電晶體Ν2之閘極。 請再參考圖3，第三導線層PL3係形成於第一ρ型井pwi 上’以作為弟二N Μ 0 S電晶體N 3之閘極，並與第二導線層 PL2同向。此外，第三導線層PL3之連接於一第一字元線的 一端’可延伸跨越其所屬之記憶胞與相鄰之記憶胞之間的 邊界’以共用同一金屬接點M C。 第四導線層PL4係形成於第二ρ型井pw2上，以作為第 四NMOS電晶體Ν4之閘極，並與第一導線層pL丨同向。此 外，第四導線層PL4之連接於一第一字元線的一端，係配 置於第二Ρ型井PW2與第二Ν型井NW2之邊界的金屬接點處，
而每一記憶胞之面積可能會受到此金屬接點…的影響而有 所限縮。 θ 明再參考圖3，第五導線層PL5係形成於第二ν型井nw2 上’以作為第二Ρ Μ 0 S電晶體ρ 3之閘極，並與第一導線声 PL1同向。此外，一金屬接點MC係配置於第五導線層之 一端，以使第五導線層PL5可電性連接至掃描 :
1235373 α 修正 ___皇號92136992 啊上3 五、發明說明（9) (如圖7所示）。 下文將分別就圖3所繪示之μ +刑+ &广1 _ +型主動區域（即前述之 Ν +变擴散區）之佈局，以及ρ +刑士氣广丄、/ 2 w r、 人里主動區域（即前述之p+型 擴散區）之佈局加以說明。
在圖3中，第一 N型井NW1内之笛 . anT n L 円之第一導線層PL 1的兩側係 植入 jlmplantlng)有 P 型摻質（Impuri 型主3Γ11以及PA12。藉由摻質之植入，便可形成以 d線層PL1作為閘極之第—pM〇s電晶體ρι。此外 第：晶體Π中作為源極之p+型主動區域pM i上係配 置有- *屬接點MC，以使作為源極之p+型主動區域pA 電性連接至一電源線Vdd (如圖6所示）。另外，在第一 PMOS電晶體P1中作為汲極之P+型主動區域pAi2上亦配置有 另一金屬接點MC，以使作為汲極之？+型主動區域pAl丨可電 性連接至上層導線層，例如第一記憶節點M丨（如圖2所 示）0 第一 P型井P W1内之第一導線層P L丨的兩側係植入有N型 摻質’以形成N+型主動區域ΝΑΙ 1以及NA12。藉由摻質之植 入，便可形成以第一導線層PL1作為閘極之第一 NI^S電晶 體Ν1。此外，在第一NMOS電晶體Ν1中作為源極之Ν+型主^動 區域ΝΑΙ 1上係配置有一金屬接點MC，以使作為源極之Ν+型 主動區域N A 1 1可電性連接至一接地線ν s s (如圖6所示）。 另外’在第一 NMOS電晶體N1中作為汲極之n+型主動區域 N A 1 2上亦配置有另一金屬接點M C，以使作為汲極之n +型主 動區域ΝΑΙ 1可電性連接至上層導線層，例如第一記憶節點 Ml (如圖2所示）。
12890pifl.ptc 第16頁 1235373 案號92136Q敗 修正 五、發明說明（10) 如圖2所示，第一NMOS電晶體N1係與第三NMOS電晶體 N3相互串接。換言之，第一NMOS電晶體N1之汲極係與第三 NMOS電晶體N 3之源極相互電性連接。因此，如圖3所示， 作為第一 NMOS電晶體N1之〉及極的N+型主動區域NA12可與作 為第三NMOS電晶體N3之源極的N+型主動區域相互連接，其 中第一NMOS電晶體N1之汲極與第三NMOS電晶體N3之源極可 藉由形成之N+型主動區域ΝΑ 1 2以及N +型主動區域ΝΑ 1 3電性 連接。N+型主動區域NA12與NA13係藉由在第一 p型井pwi之 第三導線層p L 3的兩側植入N型摻質所形成。此外，第一 NMOS電晶體N1之汲極係與第三NMOS電晶體N3之源極係共用 位於N+型主動區域NA12中的金屬接點MC。 N+型主動區域NA13係相對於N+型主動區域NA12而配置 於第三導線層PL3之另一側，以作為第三NM〇s電晶體们之 /及極。此外’第二N Μ 0 S電晶體N 3之汲極上更配置有一金屬 接點MC，以使第三NMOS電晶體Ν3之汲極可電性連接至三位 元線BL (如圖6所示）。 入 體P2 第一N型井NW1内之第二導線層PL2的兩側係植入有1> 播質，以形成p+型主動區域PA13以及PA14。藉由掺質之 便可形成以第二導線層PL2作為閘極之第：pM〇s雷曰 此外，在第二PM0S電晶體P2中作A % & > ,日日
區域PA13上係配置有-金屬接點Mc ’以使作為源極之 主動區域PA11可電性連接至一電源線Vdd (如 I 另外’在第二刪3電晶體P2中作為汲極之p+型主區。 PA14上亦配置有另一金屬接點MC，以你从达 或 動區域ΝΑΙ 1可電性連接至上層導線居 I主
--—^二記憶節點 12890pi fl.ptc 第17頁 1235373 年3月// 案號 92136992 五、發明說明（11) M2 (如圖2所示） 第1型井PW2内之第二導線層PL2的兩側係植入有n型 摻質，以形成N+型主動區域NA21以及NA22。藉由換質之植 入’便可形成以第一導線層P L 2作為閘極之第二關〇 $電曰 體N2。此外，在第二NMOS電晶體N2中作為源極型主"動 區域NA21上係配置有一金屬接點MC，以使作為源極之N+型 主動區域NA21可電性連接至一接地線Vss (如圖6所示）。 另外，在第二NMOS電晶體N2中作為汲極之N+型主動區域 NA22上亦配置有另一金屬接點MC，以使作為汲極之“型主 動區域NA22可電性連接至上層導線層，例如第二記憶節點 M2 (如圖2所示）。 如圖2所示，第一 NMOS電晶體N1係與第三NMOS電晶體 N3相互串接。換言之，第二NMOS電晶體N2之汲極係與第四 NMOS電晶體N4之源極相互電性連接。因此，如圖3所示， 作為第二NMOS電晶體N2之汲極的N+型主動區域NA22可與作 為第二NMOS電晶體N3之源極的N+型主動區域相互連接。
承上述’第一 NMOS電晶體N2之沒極與第四nm〇S電晶體 N4之源極可藉由形成之n+型主動區域NA22以及N+型主動區 域NA23電性連接。其中，N+型主動區域NA22與NA23係藉由 在第二P型井PW2之第四導線層PL4的兩側植入N型摻質所形 成。此外，第二NMOS電晶體N2之汲極係與第四NMOS電晶體 N 4之源極係共用位於N +型主動區域N A 2 2中的金屬接點M C。 Ν+型主動區域ΝΑ23係相對於Ν+型主動區域ΝΑ22而配置 於第四導線層PL4之另一側，以作為第四NMOS電晶體Ν4之 汲極。此外，第四NM〇s電晶體Ν4之汲極上更配置有_金屬
12890pifl.ptc 第18頁 -1^ 92136992 曰 1235373 修-五、發明說明（12) 接點MC，以使第raNM〇S電晶體N4之汲極可電性連接至一互 補位元線/ B L (如圖6所示）。 如圖3所示，第二N型井nw2内之第五導線層PL4的兩側 係植入有p型摻質，以形成？ +型主動區域PA21以及PA22。 藉由換質之植入，便可形成以第五導線層pL5作為閘極之 第三PMOS電晶體p3。此外，在第三pM〇s電晶體p3中作為源 極之P +型主動區域p A 2 1上係配置有一金屬接點M c，以使作 為源極之P+型主動區域PA21可電性連接至第二記憶節點M2 (如圖2所示）。另外，在第spM0S電晶體p3中作為汲極 之P+型主動區域pA 22上亦配置有另一金屬接點MC，以使作 為沒極之N+型主動區域NA1丨可電性連接至上層導線層，例 如一掃描資料輸出線S D 0 L (如圖6所示）。 下文中將就圖3所繪示之記憶胞的金屬接點MC加以說 明。金屬接點MC係電性連接記憶胞之第一層線路佈局與第 一層線路佈局中之導電材，換言之，金屬接點M c係配置於 特疋之位置’以連接組成每一記憶胞、多晶矽導線層以及 上層導線之電晶體的源極與汲極。 金屬接點MC有助於記憶胞内之元件的配置，並可減少 相鄰之兩記憶胞的元件總數。舉例而言，單一之金屬接點 可配置於相鄰之兩記憶胞之間的邊界上，或是記憶胞内之 連接處。特別是配置於第一N型井NW 1之兩金屬接點MC係連 接第一導線層PL 1或第二導線層PL2，以及第一PMOS電晶體 P1或第二PM〇s電晶體P2之汲極至一上層之導電層，以使第 一導線層PL1或第二導線層PL2可與第一pm〇S電晶體P1或第 二PMOS電晶體p2相互電性連接。
第19頁 12890pifl.ptc 1235373 案號 92136992 (13)
^參考圖5，纟係針對圖3所示之記憶胞之線路佈 :&整地說明’其中圖5係繪示圖2之雙料導體記憶裝 五、發明說明 記憶胞的第二層線路佈局。在圖5巾，虛線係表示：型 井與p型井等個別區域的邊界。 i 如圖5所示，一第一金屬導線層ML1〇1配置於第一p :PWi以及第一N型侧上，此第一金屬導線層Mu〇i係電 十連接於與第一記憶節點M1耦接之導電材，例如連接第一 PMOS電晶體pi之汲極（P+型主動區域pM2 )與第二導線層 P々L2一的金屬接點MC，以及連接第一NM〇s電晶體Ni之汲極與曰 第二NMOS電晶體N3之源極（N+型主動區域NA12)的金屬接 一第一金屬導線層ML102係形成於圖3所繪示之第一層 線路佈局之上，其中第二金屬導線層ML丨〇 2係延伸覆蓋第 一N型井NW1、第二P型井PW2以及第二N型井麗2。此外，第 一金屬導線層ML 1 0 2係電性連接於與第二記憶節點M 2耦接 之導電材，例如連接第二PMOS電晶體P2之汲極（p+型主動 區域PA14 )與第一導線層PL1的金屬接點mc，以及連接第 二NMOS電晶體N2之汲極與第四NM0S電晶體N4之源極（N +型 主動區域NA22)的金屬接點MC。
圖5所繪示之第二層線路佈局係形成有一掃描資料輸 出線SDOL，其係與相鄰之井區（wel 1 )的邊界相互平行， 例如沿圖中所示之Y軸方向，以與成對之位元線BL (包括 位元線BL以及互補位元線/BL，以下簡稱位元線對bl 與/BL )平行，其中關於位元線對Bl與/BL與相鄰之井區 (W e 1 1 )的邊界相互平行之原因將於下文中說明。
12890pifl.ptc 第20頁 伸年 ^號92〗邰⑽9 1235373 修正 曰 月 五、發明說明（14) 承上所述，掃描資料輸出線SD〇L係對應一第二琿端之 資料線’其係控制第二記憶節點Μ 2上之資料的儲存，以藉 由第二Ρ Μ 0 S電晶體ρ 3進行資料的讀取，並使掃描資料輸出 線SDOL電性連接至與第三PM〇s電晶體Ρ3之汲極（ρ+型主動 區域Ρ A 2 2 )輕接的金屬接點μ c。因此，掃描資料輸出線 SDOL係位於第二ν型井NW2上，並沿γ軸之方向配置於記憶 胞内。 第一金屬導線層ML1 03〜ML1 n係電性連接對應之金屬 接點MC與第一接觸窗V(>1，且第一金屬導線層虹1〇3 〜ML11 1之尺寸大小係在使金屬接點MC與第一接觸窗 之前提之下，依據金屬接點眈與第一接觸窗V(Ni之位置 決定。 一第一接觸窗VC-1係電性連接第二層線路之導電材與第 三層線路上之導電材，換言之，形成於第二層線路上之 電材係電性連接於第三層線路上之導電材’例如位元線 BL與/BL、電源線Vdd、接地線Vss、字元線叽以及掃 址線SAL。 ”爭：二2 : 6其係針對圖5所不之記憶胞之線路佈局進 订^ ^ s兄明，其中圖6係繪示圖2之雙埠半導體記悻, L之…線路佈局。謂中，虛線係表示以 與p t井專個別區域的邊界。 請參考圖6 ’位元線BL以及互補位元線/BL係相互 配置，且位兀線BL係藉由對應之第一接觸 接鐵’而電性連接至形成於第一 p型井 及二屬 電晶體N2的沒極(N+型主動區域剛）。此外，
12890pifl.ptc 第21頁 1235373 案號 92136992 五、發明說明（15)
年彡月II 修正 J/BL係藉由對應之第一接觸窗vc]以及金屬接點Μ 電性連接至形成於第二P型井PW2中之第四剛 汲極（N+型主動區域NA23 )。 电aB^!N4的 值得注意的是，雖然圖6所繪示之位元線叽呈彎曲 狀，然而依照本發明之特徵，只需藉由其他方式對本發明 之雙谭板導體裝置之元件進行配置’當可使位元線bl^直 線狀。舉例而言，第一接觸窗v c - 1可配置於第_ N型井 NW1 ’並透過第一金屬導線層ML111電性連接第一接觸窗 vc-i與位於第一p型井pwi之金屬接點Mc，以使位元線BL呈 直線狀。 ' 在本發明中’位元線BL與互補位元線/BL係與井區之 邊界平行配置。在上述之實施例中，四個井區係並排於一 記憶胞之中，且此記憶胞沿X軸之長度係大於¥轴上之長 度。此外，記憶胞之短軸係平行於井區之邊界，而位^線 對BL與/BL係沿平行短軸之方向配置，以縮短位元線對BL 與/ B L之長度。如此一來，將可有效降低位元線對b l與/ b l 之間的寄生電容，進而提昇半導體記憶裝置之運作速度。 如圖6所示，一電源線Vdd以及兩接地線Vss係與位元 線B L以及互補位元線/ B L同樣配置於第三層線路上，立中 電源線V d d係错由對應之第一窗V C - 1以及金屬接點μ c，而 電性連接第一 PMOS電晶體Ρ1之源極（Ρ +型主動區域ρΑΐι ) 以及第一PMOS電晶體Ρ2之源極（Ρ+型主動區域ραι3)。此 外，接地線Vss係藉由對應之第一窗VC-1以及金屬接點 MC，而電性連接第一NMOS電晶體N1之源極（N +型主動區域 NA11)以及第二NMOS電晶體N2之源極（N+型主動區域
12890pi fl .ptc 第 22 頁 1235373 ---案號92136992__?筝年3月I /曰 修正 五、發明說明（16) NA21 ) 〇 如圖6所示’電源線v d d以及接地線V s s係平行於井區 之邊界，其中電源線Vdd、接地線Vss、位元線BL以及互補 位元線/BL當以相互交替為較佳之配置方式。舉例而言， 如圖6所示之電源線vdd係配置於位元線BL與互補位元 線/BL之間，而接地線Vss係配置於位元線BL以及互補位元 線/BL之外側。如此一來將可有效避免相鄰之不同記憶胞 的位元線之間產生串音干擾。 如圖6所示，第二金屬導線層ml21、ML22以及ML23係 電性連接第一接觸窗VC-1與第二接觸窗VC-2。 ' , 請參考圖7，其係針對圖6所示之記憶胞之線路佈局 行更完整地說明，其中圖7係繪示圖2之雙淳半導體記悵另 置之記憶胞的第四線路佈局。在圖7，虛線係表示N : f P型井等個別區域的邊界。 I开與 第 一如圖7所示，一字元線WL、一掃描位址線SAL以及 一接觸窗V C - 2係形成於第四層線路中。 值得一提的是，字元線…以及掃描位址線SAL係相 行，其中字元線WL係藉由對應之第二接觸窗vc—2、 平 觸VC 1以及金屬接點Mc，而電性連接至作為第三n接 的第三導線層PL3，且字元線wl#藉—由對應電 一觸1^ Vc —2、第一接觸窗VC-1以及金屬接點1^广、 電性連接至作為第四刪s電晶體N4之間極的第四而 Γ4第=網！描位址麵係藉由… 卜 觸囱V C 1以及金屬接點M C，而電性連接
12890pifl 第23頁 第二PMOS電晶體Ρ3之閘極的第五導線層pL5。 為 1235373 修正
案號 92136992 五、發明說明（17) 當位元線對BL與/BL平行於井區之邊界配置時，字元 線W L以及掃描位址線S A L係垂直於井區之邊界（如X轴方 向）配置。 下文係針對具有上述之^憶胞佈局及其週邊線路之一 種雙埠半導體記憶裝置加以詳細說明。請參考圖8，其繪 示一種半導體^己憶裝置的方塊圖’其包括依照本發明之實 施例所述之記憶胞配置方式所形成之一記憶胞陣列。 、 如圖8所示’雙埠半導體記憶裝置例如\括一記憶胞 陣列單元510、一用以項/寫之行解碼單元 Row Decoder unit )512、一用以掃描之行解碼單元 (Scan Row Decoder unit ) 514、一列解碼單元（c〇lumn Decoder uni t ) 52 4、一掃描閃鎖電路單元（Scan Latch Circuit unit ) 516、一預充電線路單元（Precharge Circui t uni t ) 518、一預放電線路單元（Predischarge Circuit unit ) 528、一資料輸入/輸出閘單元（Data Input/Output Gate Unit) 522、一 讀出放大單元（Sense Ampl i f ier uni t ) 520以及一資料輸入/輸出線路單元 (Data Input/Output Circuit unit) 526 ° 記憶胞陣列單元5 1 0具有多個陣列排列之記憶胞，其 中每一記憶胞，如上所述，包含交替配置之第一與第二N 型井以及第一與第二P型井。第一 N型井内配置有一第一 PM0S電晶體以及一第二PM0S電晶體，而第二N型井内配置 有一第二PM0S電晶體。此外，第一 P型井内配置有一第一 NM0S電晶體以及一第三NM0S電晶體，而第二p型井内配置 有一第二NM0S電晶體以及一第四NM0S電晶體。另外，導線 _ 1 m _ Ϊ 12890pi fl.ptc 第24頁 案號 9213MQ9 1235373 修- 五、發明說明（18) 層、位元線董子、掃描資料輸出線、字元線以掃描位址線係 以前述實施例之方式配置於半導體基材上。 圖8所繪示之雙埠半導體記憶裝置之每一元件的功 能’將藉由下文之敘述更為清楚的介紹。 一執行項/寫動作時，用以讀/寫之行解碼單元5丨2係對 輸入之讀/寫行位&RWRA進行解碼，以選取字元線社1 二WLi其中之一，而用以掃描之行解碼單元514係對輸入之 掃描位址SA進行解碼，以選取掃描位址線SAL1 〜SALi其中 之一。此外’列解碼單元5 2 4係對讀/寫列位址進行解碼， 並產生列選取訊號γ 1〜γ j，以對應選取位元線對 (BL1 /BL1)〜（BLj，/BLj)之其中一對。掃描閂鎖電 路單兀5 1 6係依據掃描允許訊號s E，而擷取掃描資料輪出 線SD0L1〜SDOLj輸出之資料，並對應輸出掃描輸出訊號 Sout。預充電線路單元5丨8係對位元線對（BU，/BL1 )〜 (BL j，/BL j )預充電，而預放電線路單元528係對掃描資 料輸出線SD0L1〜SDOLj預放電。資料輸入/輸出閘單元522 係依據列選擇訊號γ丨〜Yj，而藉由成對之位元線Bu〜讥〕· ^互補位，線/BL1〜/BLj進行資料之輸入或輸出。另外， 項出放大單元5 2 0係用以放大位元線對（BU，/ BL丨）〜 (BLj，/BL j )之間的電位差，而資料輸入/輸出線路單元& 526藉由讀一出放大單元52〇輸出之資料而產生一輸出資料 严
Dout，且資料輸入/輸出線路單元52 6亦接收輸入資料〇 並將輸入資料Din輸出至資料輸入/輸出閘單元5 2 2之中。 β本發明之雙埠半導體記憶裝置更包括多條具有固定電
第25頁 壓之導線，此些導線層係與位元線餅(blI ’/BL1 ------- 、 1235373
修正 _案號 92136992 五、發明說明（19) (BL j，/BL j )配置於同一層之線路中，而在本實施例 中’導線層係與位元線對，/BL1 )〜（BL〗，/BL ]·) 交替配置’其中位於位元線對（BU，/BL1 )〜 (B L j ’ / B L j )之間的導線層例如可為一電源線。 本發明之雙埠半導體裝置之記憶胞的長軸方向（X軸 方向）長度係遠大於短軸方向（γ軸方向）長度。因此， 本發明之半導體記憶裝置可適用於例如液晶顯示器中具有 較短之=轴的驅動電路，或具有此種幾何形狀之電路中。
依知、本發明之較佳實施例所述，每一記憶胞例如包括 兩型井、兩個N型井以及PM〇s掃描電晶體等，總計七個 電晶體，以形成具有此記憶胞之半導體記憶裝置於一半導 體基材上。與其他使用NM〇s掃描電晶體之半導體記憶裝置 相較之下此半導體&己憶裝置可具有較佳之雜訊容限。 此外 在本發明之貫施例中，每一記憶胞之兩個p型 井14兩個N型井係排列為一行，且位元線對與掃描資料輸 出線係與P型井與N型井之邊界平行，以使位元線與掃描資 料輸出線沿記憶胞之短軸方向配置。如此一來，位元線對 之長度可比其他配置方式短，以降低位元線對之間的寄生 電容值，進而提昇半導體記憶裝置之運作速度。
另外，在本發明之實施例中，導線係具有固定之電 位並例如可配置於位元線對之間或兩側。此配置方式可 降低位兀線對或相鄰之不同記憶胞的位元線之間的串音干 再者/，在本發明之實施例中，配置有pM〇s掃描電晶體 之N型井係位於記憶胞之一側，使得記憶胞之長軸方向的
1235373 _案號 92136992 五、發明說明（20) 修正 長度將遠大於短軸方向的長度。因此，此記憶胞適用於例 如液晶顯示器之驅動晶片，或其他需為此種長軸大於短軸 之幾何形狀的半導體記憶裝置中。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
12890pi f1.ptc 第27頁 1235373 案號 92136992 年3月1 I曰_修正 圖式簡單說明 【圖式簡單說明】 第1圖繪示為習知之一種單埠半導體記憶裝置之電路 圖。 第2圖繪示為本發明之較佳實施例之一種雙埠半導體 記憶裝置的電路圖。 第3圖繪示為第2圖之雙璋半導體記憶裝置之記憶胞的 第一層線路佈局。 第4圖繪示為包括第3圖之記憶胞在内之四個記憶胞的 線路佈局。 第5圖繪示為第2圖之雙埠半導體記憶裝置之記憶胞的 第二層線路佈局。 第6圖繪示為第2圖之雙埠半導體記憶裝置之記憶胞的 第三層線路佈局。 第7圖繪示為第2圖之雙埠半導體記憶裝置之記憶胞的 第四層線路佈局。 第8圖繪示為本發明之較佳實施例之一種具有由多個 記憶胞所構成之記憶胞陣列單元之雙槔半導體記憶裝置的 方塊圖。 【圖式標示說明】 B L、B L 1〜B L j ：位元線 /BL、/BL1〜/BL j :互補位元線
Dout :輸出資料 D i η :輸入資料 Μ1 :第一記憶節點 12890pi f1.ptc 第28頁 1235373 _案號 92136992 圖式簡單說明 修正 Μ 2 :第二記憶節點 MC :金屬接點 ML101〜ML111 :第一金屬導線層 ML21、ML22、ML23 ··第二金屬導線層 N1 :第一 NMOS電晶體 N2 :第二NMOS電晶體 N3 :第三NMOS電晶體 N4 :第四NMOS電晶體 NA : N+型擴散區
ΝΑΙ 1 、NA12、NA13、NA21 、NA2 2、NA2 3 : N + 型主動區 域 P1 :第一PMOS電晶體 P2 :第二PMOS電晶體 PW1、PW2 : P 型井 WL :丰元線 NW1、NW2 : N 型井 PA : P+型擴散區 PA1 1 、PA12、PA13、PA14、PA21、PA2 2 : P + 型主動區 PL1〜PL5 :導線層 RWRA :讀/寫行位址 SA :掃描位址 SAL、SAL 1〜SAL i :掃描位址線 SDOL、SD0L1〜SDOL j :掃描資料輸出線
12890pifl.ptc 第29頁 1235373 案號 92136992 年S月/ /曰 修正 圖式簡單說明 S E ·掃描允許訊號 Sout :掃描輸出訊號 V C :接觸窗 VC-1 :第一接觸窗 VC-2 :第二接觸窗 Vdd :電源線 V s s :接地線 WL1〜WLi :字元線 Y1〜Y j :列選取訊號
5 1 0 :記憶胞陣列單元 5 1 2 ··用以讀/寫之行解碼單元 5 1 4 ··用以掃描之行解碼單元 5 1 6 :掃描閂鎖電路單元 5 1 8 :預充電線路單元 520 : Ί買出放大早元 5 2 2 :資料輸入/輸出閘單元 5 2 4 :列解碼單元 5 2 6 :資料輸入/輸出線路單元 5 2 8 :預放電線路單元
12890pi f1.ptc 第30頁

Claims (1)

1235373 _案號 92136992 六、申請專利範圍 修正 1. 一種雙埠半導體記憶胞，包括： 一第一CMOS反向器，包括一第一NMOS電晶體、一第一 PM0S電晶體、一輸入埠以及一輸出埠； 一第二CMOS反向器，包括一第二NM0S電晶體、一第二 PM0S電晶體、一輸入埠以及一輸出璋，其中該第二CMOS反 向器之該輸入埠係與該第一CMOS反向器之該輸出璋耦接， 並與之形成一第一記憶節點，而該第二CMOS反向器之該輸 出埠係與該第一CMOS反向器之該輸入埠耦接，並與之形成 一第二記憶節點；
一第三NM0S電晶體，具有與一字元線耦接之一閘極、 與一位元線耦接之一汲極以及與該第一記憶節點耦接之一 源極； 一第四NM0S電晶體，具有與該字元線耦接之一閘極、 與一互補位元線耦接之一汲極以及與該第二記憶節點耦接 之一源極；以及 一第三PM0S電晶體，具有與一掃描位址線耦接之一閘 極、與該第二記憶節點耦接之一源極以及與一掃描資料輸 出線耦接之一汲極。 2. 如申請專利範圍第1項所述之雙埠半導體記憶胞， 其中該記憶胞係分為形成有多數個P +型主動區域之一第一 f N型井與一第二N型井，以及形成有多數個N+型主動區域之 一第一 P型井與一第二P型井。 3. 如申請專利範圍第2項所述之雙埠半導體記憶胞， 其中該第一 P型井、該第二P型井、該第一 N型井以及該第
12890pifl.ptc 第31頁 1235373 _案號 92136992 六、申請專利範圍 修正 二N型井係交替配置於一半導體基材上。 4. 如申請專利範圍第3項所述之雙埠半導體記憶胞， 其中該位元線、該互補位元線以及該掃描資料輸出線係平 行於該第一 P型井、該第二P型井、該第一 N型井以及該第 二N型井之間的邊界。 5. 如申請專利範圍第4項所述之雙埠半導體記憶胞， 其中該字元線以及該掃描位址線係垂直於該第一 P型井、 該第二P型井、該第一N型井以及該第二N型井之間的邊 界。 6. 如申請專利範圍第3項所述之雙琿半導體記憶胞， & 更包括多數個導線層，且該些導線層具有固定之電位，並 與該位元線以及該互補位元線配置於同一層線路中。 7. 如申請專利範圍第6項所述之雙埠半導體記憶胞， 其中該位元線、該互補位元線以及該些導線層係交替配 置。 8 ·如申請專利範圍第7項所述之雙埠半導體記憶胞， 其中該些導線層其中之一係配置於該位元線與該互補位元 線之間，以作為一電源線。 9. 一種雙槔半導體記憶裝置，其具有包括多數個記憶 胞之一基材，且每一該些記憶胞包括： 一第一 CMOS反向器，包括一第一 NMOS電晶體、一第一 PM0S電晶體、一輸入埠以及一輸出埠； 一第二CMOS反向器，包括一第二NM0S電晶體、一第二 PM0S電晶體、一輸入埠以及一輸出埠，其中該第二CMOS反
12890pifl.ptc 第32頁 1235373 _案號 92136992 六、申請專利範圍 修正 向器之該輸入埠係與該第一CMOS反向器之該輸出谭耦接， 並與之形成一第一記憶節點，而該第二CMOS反向器之該輸 出槔係與該第一 C Μ 0 S反向器之該輸入埠|禺接，並與之形成 一第二記憶節點； 一第三NM0S電晶體，具有與一字元線耦接之一閘極、 與一位元線耦接之一汲極以及與該第一記憶節點耦接之一 源極； 一第四NM0S電晶體，具有與該字元線耦接之一閘極、 與一互補位元線耦接之一汲極以及與該第二記憶節點耦接 之一源極；以及 《瞻 一第三PM0S電晶體，具有與一掃描位址線耦接之一閘 極、與該第二記憶節點耦接之一源極以及與一掃描資料輸 出線耦接之一汲極， 其中該些記憶胞係沿其邊界相互對稱配置。 1 0 .如申請專利範圍第9項所述之雙埠半導體記憶裝 置，其中每一該些記憶胞係分為形成有多數個Ρ +型主動區 域之一第一 Ν型井與一第二Ν型井，以及形成有多數個Ν +型 主動區域之一第一 Ρ型井與一第二Ρ型井。 1 1 .如申請專利範圍第1 0項所述之雙埠半導體記憶裝 置，其中該第一 Ρ型井、該第二Ρ型井、該第一 Ν型井以及 該第二Ν型井係交替配置於該半導體基材上。 1 2 .如申請專利範圍第1 1項所述之雙埠半導體記憶裝 置，其中該位元線、該互補位元線以及該掃描資料輸出線 係平行於該第一 Ρ型井、該第二Ρ型井、該第一 Ν型井以及
12890pi fl.ptc 第33頁 1235373 案號 92136992 六、申請專利範圍 修正 該第二N型井之間的邊界。 1 3.如申請專利範圍第1 2項所述之雙埠半導體記憶裝 置，其中該字元線以及該掃描位址線係垂直於該第一 P型 井、該第二P型井、該第一N型井以及該第二N型井之間的 邊界。 1 4.如申請專利範圍第1 1項所述之雙埠半導體記憶裝 置，更包括多數個導線層，且該些導線層具有固定之電 位，並與該位元線以及該互補位元線配置於同一層線路 中 〇 1 5 .如申請專利範圍第1 4項所述之雙埠半導體記憶裝 置，其中該位元線、該互補位元線以及該些導線層係交替 配置。 1 6 .如申請專利範圍第1 5項所述之雙璋半導體記憶裝 置，其中該些導線層其中之一係配置於該位元線與該互補 位元線之間，以作為一電源線。 1 7. —種雙埠半導體記憶裝置，包括： 一半導體基材，包括多數個記憶胞，且該半導體基材 係分為形成有多數個P+型主動區域之一第一N型井與一第 二N型井，以及形成有多數個N+型主動區域之一第一 P型井 與一第二P型井，其中該第二P型井係位於該第一 N型井與 + 該第二N型井之間，而該第一P型井與該第二P型井係為於 該第一 N型井之兩側； 一字元線以及一掃描位址線； 一位元線對，包括一位元線以及一互補位元線，以及
12890pi fl.ptc 第34頁 1235373 案號 92136992 修正 六、申請專利範圍 一掃描資料輸出線， 其中每一該些記憶胞包括： 一第一CMOS反向器，包括一第一NMOS電晶體、一 第一 PM0S電晶體、一輸入埠以及一輸出埠； 一第二CMOS反向器，包括一第二NM0S電晶體、一 第二PM0S電晶體、一輸入琿以及一輸出埠，其中該第二 CMOS反向器之該輸入埠係與該第一CMOS反向器之該輸出槔 耦接，並與之形成一第一記憶節點，而該第二CMOS反向器 之該輸出璋係與該第一CMOS反向器之該輸入埠耦接，並與 之形成一第二記憶節點； 一第三NM0S電晶體，具有與一字元線耦接之一閘 極、與一位元線耦接之一汲極以及與該第一記憶節點耦接 之一源極； 一第四NM0S電晶體，具有與該字元線耦接之一閘 極、與一互補位元線耦接之一汲極以及與該第二記憶節點 耦接之一源極；以及 一第三PM0S電晶體，具有與一掃描位址線耦接之 一閘極、與該第二記憶節點耦接之一源極以及與一掃描資 料輸出線耦接之一汲極， 其中該第一NM0S電晶體與該第三NM0S電晶體係形 成於該第一 P型井之該些N+型主動區域，而該第二NM0S電 晶體與該第四NM0S電晶體係形成於該第二P型井之該些N + 型主動區域，該第一PM0S電晶體與該第二PM0S電晶體係形 成於該第一N型井之該些P+型主動區域，且該第三PM0S電
12890pi f1.ptc 第35頁 1235373 案號 92136992 抑年3月//曰 修正 六、申請專利範圍 晶體係形成於該第二N型井之該P +型主動區域。 1 8 .如申請專利範圍第1 7項所述之雙埠半導體記憶裝 置，其中每一該些記憶胞係沿其邊界相互對稱配置。 1 9 .如申請專利範圍第1 7項所述之雙埠半導體記憶裝 置，其中該位元線對以及該掃描資料輸出線係平行於該第 一 P型井、該第二P型井、該第一 N型井以及該第二N型井之 間的邊界。 2 0 .如申請專利範圍第1 7項所述之雙埠半導體記憶裝 置，其中該字元線以及該掃描位址線係垂直於該第一 P型 井、該第二P型井、該第一N型井以及該第二N型井之間的 φ 邊界。 2 1 .如申請專利範圍第1 7項所述之雙埠半導體記憶裝 置，更包括多數個導線層，且該些導線層具有固定之電 位，並與該位元線對配置於同一層線路中。 2 2 .如申請專利範圍第2 1項所述之雙埠半導體記憶裝 置，其中該位元線、該互補位元線以及該些導線層係交替 配置。 2 3 .如申請專利範圍第2 2項所述之雙埠半導體記憶裝 置，其中該些導線層其中之一係配置於該位元線與該互補 位元線之間，以作為一電源線。 24. —種雙埠半導體記憶裝置，包括： 一記憶胞陣列單元，其係包括如申請專利範圍第3項 所述之雙埠半導體記憶裝置的多數個記憶胞，且該些記憶 胞係以陣列方式排列；
12890pi f1.ptc 第36頁 1235373 案號 92136992 修正 六、申請專利範圍 多數個字元線以及多數個掃描位址線； 多數個位元線對，包括多數個位元線以及多數個互補 位元線，以及多數個掃描資料輸出線； 一用以讀/寫之行解碼單元，以選擇該些字元線其中 之 一用以掃描之行解碼單元，以選擇該些掃描位址線其 中之 一列解碼單元，用以選擇該些位元線對其中之一； 一掃描閂鎖電路單元，用以擷取輸出至該些掃描資料 輸出線的資料，並對應產生多數個掃描輸出訊號； 一預充電線路單元，用以對該些位元線對進行預充 電； 一預放電線路單元，用以對該些掃描資料輸出線進行 預放電； 一資料輸入/輸出閘單元，用以輸入及輸出資料至該 些位元線對； 一讀出放大單元，用以放大每一該些位元線對之電位 差；以及 一資料輸入/輸出線路單元，用以依據該讀出放大單 元所輸出之資料而對應產生一輸出資料，並輸出該輸出資 料至該資料輸入/輸出閘單元。 2 5 .如申請專利範圍第2 4項所述之雙埠半導體記憶裝 置，更包括多數個導線層，且該些導線層具有固定之電 位，並與該位元線對配置於同一層線路中。
12890pifl.ptc 第37頁 1235373 案號 92136992 六、申請專利範圍 修正 2 6 .如申請專利範圍第2 5項所述之雙埠半導體記憶裝 置，其中該位元線、該互補位元線以及該些導線層係交替 配置。 2 7 .如申請專利範圍第2 6項所述之雙埠半導體記憶裝 置，其中該些導線層其中之一係配置於該位元線與該互補 位元線之間，以作為一電源線。 2 8 .如申請專利範圍第2 4項所述之雙埠半導體記憶裝 置，係裝設於一液晶顯示積體電路上。 2 9 . —種雙埠半導體記憶裝置，包括：
一記憶胞陣列單元，其係包括如申請專利範圍第1 0項 所述之雙璋半導體記憶裝置的多數個記憶胞，且該些記憶 胞係以陣列方式排列； 多數個字元線以及多數個掃描位址線； 多數個位元線對，包括多數個位元線以及多數個互補 位元線，以及多數個掃描資料輸出線； 一用以讀/寫之行解碼單元，以選擇該些字元線其中 一用以掃描之行解碼單元，以選擇該些掃描位址線其 中之一； 一列解碼單元，用以選擇該些位元線對其中之一； 一掃描閂鎖電路單元，用以擷取輸出至該些掃描資料 輸出線的資料，並對應產生多數個掃描輸出訊號； 一預充電線路單元，用以對該些位元線對進行預充
12890pi fl.ptc 第38頁 1235373 案號 92136992 修正 六、申請專利範圍 用以對該些掃描資料輸出線進行 一預放電線路單元 預放電； 一資料輸入/輸出閘單元，用以輸入及輸出資料至該 些位元線對； 一讀出放大單元，用以放大每一該些位元線對之電位 差；以及 一資料輸入/輸出線路單元，用以依據該讀出放大單 元所輸出之資料而對應產生一輸出資料，並輸出該輸出資 料至該資料輸入/輸出閘單元。 3 0 .如申請專利範圍第2 9項所述之雙埠半導體記憶裝 置，更包括多數個導線層，且該些導線層具有固定之電 位，並與該位元線對配置於同一層線路中。 3 1 .如申請專利範圍第3 0項所述之雙埠半導體記憶裝 置，其中該位元線、該互補位元線以及該些導線層係交替 配置。 3 2 .如申請專利範圍第3 1項所述之雙埠半導體記憶裝 置，其中該些導線層其中之一係配置於該位元線與該互補 位元線之間，以作為一電源線。 3 3 .如申請專利範圍第2 9項所述之雙埠半導體記憶裝 置，係裝設於一液晶顯示積體電路上。
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