JP4469170B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に係り、具体的には、ダブルポートＳＲＡＭ装置のメモリセルレイアウトに関する。
半導体メモリ装置は記憶方式によってＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）とに分類される。このうち、ＳＲＡＭは速いスピード特性、低電力消耗特性、及び単純な方式による動作といった幾つかの長所を有する。さらに、ＳＲＡＭは格納された情報を周期的にリフレッシュする必要がなく、しかも、ロジック半導体装置を製造する工程と互換性があるので、組み込みメモリ（エンベデッドメモリ）として多く使われている。
一般的なＳＲＡＭメモリセルは２つの駆動トランジスタ（またはプルダウントランジスタともいう）と、２つの負荷装置と、２つのパストランジスタ（またはアクセストランジスタともいう）とで構成される。このようなＳＲＡＭは負荷装置の種類によって、ＣＭＯＳ型、高負荷抵抗（Ｈｉｇｈ Ｌｏａｄ Ｒｅｓｉｓｔｏｒ：ＨＬＲ）型及び薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）型の３つの構造に分類される。ＣＭＯＳ型は負荷装置として、ＰＭＯＳトランジスタ（Ｐ ｃｈａｎｎｅｌ ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用し、高負荷抵抗型は負荷装置として高抵抗を使用し、薄膜トランジスタ型は負荷装置としてポリシリコン薄膜トランジスタを使用する。
したがって、ＣＭＯＳ型ＳＲＡＭ装置のメモリセルは、２つの駆動トランジスタと２つのパストランジスタに加えて、２つの負荷装置として使われる２つのＰＭＯＳトランジスタを含んでおり、総計６つのトランジスタで構成される。６つのトランジスタのうち、２つの負荷装置として使われる２つのＰＭＯＳトランジスタを除いた残りの４つはＮＭＯＳトランジスタ（Ｎ ｃｈａｎｎｅｌ ｔｙｐｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で形成されるのが一般的である。４つのＮＭＯＳトランジスタのうち駆動トランジスタの２つは前述したＰＭＯＳトランジスタと共にそれぞれインバータをなし、残りの２つのＮＭＯＳトランジスタはパストランジスタであり、アクセストランジスタの役割を果たす。
ＣＭＯＳ型ＳＲＡＭ装置の作動速度を制約する要素は現在色々がある。例えば、ＳＲＡＭ装置を構成する配線ラインの抵抗特性及び隣接したビットライン及び相補ビットライン間で発生する寄生キャパシタンスの大きさ、そして、データの読取り／書き込み通路となるポートの数などがＳＲＡＭ装置の作動速度に影響を及ぼす。
前述したような、６つのトランジスタよりなったＣＭＯＳ型ＳＲＡＭ装置は一般的に単一ポートよりなる。すなわち、１対のビットライン及び相補ビットラインは、２つのパストランジスタを通じて、２つのインバータよりなる各メモリノードと連結されている。６つのトランジスタよりなる単一ポートＳＲＡＭ装置の等価回路図及びその等価回路が具現されたメモリセルレイアウトに対する１つの例が特許文献１に開示されている。
単一ポートを有するＳＲＡＭ装置はパストランジスタを通じて連結されたビットライン及び相補ビットライン（これらを「ビットライン対」という）が入力端子であり、かつ出力端子である。このため、単一ポートＳＲＡＭ装置は入力及び出力動作を同時に行えない。したがって、単一ポートＳＲＡＭ装置の場合には作動速度を向上させるのには限界がある。
一方、作動速度を向上させるために入力端子及び／または出力端子を幾つか含んでいるマルチポートＣＭＯＳ ＳＲＡＭ装置が提案されてきた。マルチポートＣＭＯＳＳＲＡＭ装置のメモリセルには通常的に７つ以上のトランジスタが含まれる。そして、場合によっては１０つ以上のトランジスタが含まれる場合もある。
マルチポートＳＲＡＭ装置では入力及び出力、すなわち読み取り及び書込み動作をそれぞれのポートを通じて同時に行える。単一ポートＳＲＡＭ装置の場合にはデータを読み取る間には、同じビットライン対に連結されたメモリセルではデータが書き込めず、遅延時間が発生する。この場合と異なり、マルチポートＳＲＡＭ装置では同じビットライン対に連結されたメモリセルの場合にもデータを書き込む間、他のメモリセルではデータが読み取れるので、遅延時間が発生しない。
高速性能を実現するために、多重ポートＳＲＡＭ装置を具現するために色々な等価回路図が提案されてきている。そして、等価回路が同じ場合であっても、これを構成する個別素子を半導体基板に配列する方法が種々あり、その方法も色々提案されている。一般的にいえば、システムに要求される性能に適するように各構成素子が配列される。前述したように、ＳＲＡＭはその特性が、電力の消耗が少ないことと、高速で動作することであるので、この２つの特性が両方とも発揮されるように各素子の配列が行われるか、システムの特性によってはこのうちの１つの特性を十分に発揮できるように各素子の配列が行われる。
マルチポートを有するＣＭＯＳ ＳＲＡＭ装置についての等価回路図及びその等価回路を実現するメモリセルレイアウトに対する１つの例が特許文献２に開示されている。図１及び図２はそれぞれ前記した特許文献２に開示された等価回路図及びこの等価回路が具現されたＳＲＡＭ装置の第１のレイアウトについて図示されている。図１に示された等価回路図は２つのポートを有するＣＭＯＳ ＳＲＡＭ装置である。図１及び図２に使われた参照符号は前記した特許文献２に開示されたものと同一である。
図１を参照して従来技術による２つのポートを有するＳＲＡＭ装置（ダブルポートＳＲＡＭ装置）を簡略に説明すれば、まず、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１が第１ＣＭＯＳインバータを構成し、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は第２ＣＭＯＳインバータを構成する。第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータの入力端子及び出力端子が相互に交差して連結されており、このように連結される地点が第１メモリノードＭＡ及び第２メモリノードＭＢである。第１ＣＭＯＳインバータ及び第２ＣＭＯＳインバータの入力端子及び出力端子が相互に交差して連結されることによって、この２つのＣＭＯＳインバータはフリップフロップ回路を構成する。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はそれぞれパストランジスタであって、アクセストランジスタの役割を果たす。パストランジスタＮ３、Ｎ４のゲートは第１ワードラインＷＷＬに連結されており、ソース及びドレインはそれぞれメモリノードＭＡ、ＭＢ及び１対の第１ビットラインＷＢＬ１、ＷＢＬ２に連結されている。
第５ＮＭＯＳトランジスタＮ８及び第６ＮＭＯＳトランジスタＮ９はスキャントランジスタである。スキャントランジスタＮ８、Ｎ９及びこれと連結された第２ビットラインＲＢＬ及び第２ワードラインＲＷＬが第２の出力ポートの役割を果たす。第５ＮＭＯＳトランジスタＮ８のゲートは第１メモリノードＭＡに連結されており、そのソースはグラウンド、そしてドレインは第６ＮＭＯＳトランジスタＮ９のソースに連結されている。そして、第６ＮＭＯＳトランジスタＮ９のゲートは第２ワードラインＲＷＬに連結されており、ドレインは第２ビットラインＲＢＬに連結されている。
このような等価回路によれば、第１ワードラインＷＷＬ及び１対の第１ビットラインＷＢＬ１、ＷＢＬ２を選択することによって、第１のポートを通じてデータの読み取り／書き込みが可能となる。そして、第２ワードラインＲＷＬ及び第２ビットラインＲＢＬを選択することによって、第２のポートを通じてデータを読み取ることが可能となる。特に、第１のポートの動作如何に関係なく独立的に第２のポートを通じてデータの読み取り可能であるということが本等価回路の特徴である。
図１のような等価回路を有するメモリセルを、色々な方式で各構成素子をレイアウトして構成できる。実際に、レイアウト形態によって半導体メモリ素子の性能が多く左右される。図２には図１に示された等価回路が具現された多層構造のデュアルポートＳＲＡＭの１つの層に対するレイアウトが図示されている。
図２を参照すれば分かるように、従来技術によるダブルポートＳＲＡＭ装置の一例では、半導体基板に形成された各単位セルが１つのＮウェルＮＷとこのＮウェルＮＷの両側に配置された２つのＰウェルＰＷ１及びＰＷ２を含みうる。すなわち、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２はＮウェルＮＷに形成されうる。そして、第１ＮＭＯＳトランジスタＮ１及び第３ＮＭＯＳトランジスタＮ３は第１ＰウェルＰＷ１に形成され、第２ＮＭＯＳトランジスタＮ２、第４ＮＭＯＳトランジスタＮ４、第５ＮＭＯＳトランジスタＮ８及び第６ＮＭＯＳトランジスタＮ９は第２ＰウェルＰＷ２に形成されうる。
このような配列によれば、図面に示してはないが、１対の第１ビットラインＷＢＬ１、ＷＢＬ２、第２ビットラインＲＢＬを、ＮウェルＮＷと第１ＰウェルＰＷ１の境界面、及びＮウェルＮＷと第２ＰウェルＰＷ２との境界面に平行に配列することが可能である。
したがって、従来技術によれば、第１ビットラインＷＢＬ１、ＷＢＬ２及び第２ビットラインＲＢＬの距離を縮めることによって動作速度の速いＳＲＡＭ装置を製造しうる。
しかし、前述したレイアウトではＮウェルＮＷを挟んで両側に２つのＰウェルＰＷ１及びＰＷ２が位置するために、ウェル間の境界面が長く存在するようになる。その結果、それぞれのウェルを隔離させるために境界面に形成される隔離領域が占める面積が広くなり、これによって単位セルの面積が広がる。
特開平１０−１７８１１０号公報 米国特許第６,３４７,０６２号公報
本発明が解決しようとする技術的課題は、２つのポートを有していることによってデータの読み取り／書き込み動作を同時に行うことが可能であるとともに、各メモリセルを構成する素子及び配線ラインのレイアウトを効率的に行うことによって、Ｎウェル及びＰウェルが接する境界面を短くして、境界面に形成される隔離領域が占める面積を減少させた半導体メモリ装置を提供するところにある。
本発明が解決しようとする他の技術的課題は、不要な配線要素を減少させて配線ラインを効率的に配置することによって性能が高い半導体メモリ装置を提供するところにある。
前記した技術的課題を達成するための本発明の一実施例による半導体メモリ装置は、２つのポートを有する半導体メモリ装置において、Ｐ＋活性領域が形成された１つのＮウェルと、Ｎ＋活性領域が形成されており前記Ｎウェルに隣接した１つのＰウェルとに分けられたメモリセルを含む半導体基板と、第１ワードラインと、第２ワードラインと、第１ビットラインと、第１相補ビットラインと、第２ビットラインと、第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第１ＣＭＯＳインバータと、第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第２ＣＭＯＳインバータであって、前記第２ＣＭＯＳインバータの入力端子が前記第１ＣＭＯＳインバータの出力端子に連結されて第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子が前記第１ＣＭＯＳインバータの入力端子に連結されて第２メモリノードを構成する、第２ＣＭＯＳインバータと、ゲートが前記第１ワードラインに連結され、ドレインが前記第１ビットラインに連結され、ソースが前記第１メモリノードに連結されている第３ＮＭＯＳトランジスタと、ゲートが前記第１ワードラインに連結され、ドレインが前記第１相補ビットラインに連結され、ソースが前記第２メモリノードに連結されている第４ＮＭＯＳトランジスタと、ゲートが前記第１メモリノードに連結され、ソースがグラウンドラインに連結されている第５ＮＭＯＳトランジスタと、ゲートが前記第２ワードラインに連結され、ソースが前記第５ＮＭＯＳトランジスタのドレインに連結されており、ドレインが前記第２ビットラインに連結されている第６ＮＭＯＳトランジスタと、を含んでおり、前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタは前記半導体基板に形成された前記Ｎウェル内のＰ ＋ 活性領域をソースおよびドレイン領域として当該Ｎウェル内に形成されており、前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは前記半導体基板に形成された前記Ｐウェル内のＮ ＋ 活性領域をソースおよびドレイン領域として当該Ｐウェル内に形成されており、前記Ｎウェルは前記メモリセルの一隅に位置し、前記メモリセルの残りの部分にはＰウェルが位置する。
前記した技術的課題を達成するための本発明の他の実施例による半導体メモリ装置は、２つのポートを有する半導体メモリ装置において、Ｐ＋活性領域が形成された１つのＮウェルと、Ｎ＋活性領域が形成されており前記Ｎウェルに隣接した１つのＰウェルとに分けられたメモリセルを含む半導体基板と、第１ワードラインと、第２ワードラインと、第１ビットラインと、第１相補ビットラインと、第２ビットラインと、第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第１ＣＭＯＳインバータ、第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第２ＣＭＯＳインバータであって、前記第２ＣＭＯＳインバータの入力端子が前記第１ＣＭＯＳインバータの出力端子に連結されて第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は前記第１ＣＭＯＳインバータの入力端子に連結されて第２メモリノードを構成する第２ＣＭＯＳインバータと、ゲートが前記第１ワードラインに連結され、ドレインが前記第１ビットラインに連結され、ソースが前記第１メモリノードに連結されている第３ＮＭＯＳトランジスタと、ゲートが前記第１ワードラインに連結され、ドレインが前記第１相補ビットラインに連結され、ソースが前記第２メモリノードに連結されている第４ＮＭＯＳトランジスタと、ゲートが前記第２ワードラインに連結され、ソースが前記第１メモリノードに連結されており、ドレインが前記第２ビットラインに連結されている第５ＮＭＯＳトランジスタと、を含んでおり、前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタは前記半導体基板に形成された前記Ｎウェル内のＰ ＋ 活性領域をソースおよびドレイン領域として当該Ｎウェル内に形成されており、前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは前記半導体基板に形成された前記Ｐウェル内のＮ ＋ 活性領域をソースおよびドレイン領域として当該Ｐウェル内に形成されており、前記Ｎウェルは前記メモリセルの一隅に位置し、前記メモリセルの残りの部分にはＰウェルが位置する。
また、メモリセルが複数集まって、前記Ｐウェルによって囲まれた１つの独立した共通Ｎウェルを形成しており、この場合に半導体メモリ装置は共通Ｎウェルの前記Ｐ＋活性領域と前記メモリ装置の電源とを連結するためのウェルコンタクトをさらに含むのが望ましい。
また、前述した共通ＮウェルのＰ＋活性領域内にはウェルコンタクトと連結される第２のＮ＋活性領域がさらに形成されており、第２のＮ＋活性領域及びＰ＋活性領域上には、第２のＮ＋活性領域及びＰ＋活性領域とを連結するためのシリサイド層がさらに形成されているのが望ましい。そして、前述した共通Ｎウェルは４つのメモリセルによって共有されうる。
また、Ｐ＋活性領域内に形成されている第２のＮ＋活性領域と、この第２Ｎ＋活性領域に連結されるウェルコンタクトとは隣接した２つのメモリセル、すなわち、Ｐ＋活性領域が相互に連結されている２つのメモリセルによって共有されうる。
本発明の他の側面によれば、Ｐウェルに囲まれているＮウェルを相互に連結するＮウェルブリッジがこのＰウェルにさらに形成されうる。そして、この場合にＮウェルブリッジの幅はＮウェルの幅の１０％以上５０％以下であるのが望ましい。
また、メモリセルのＮウェルが複数集まって、残りのＰウェルによって囲まれた１つの独立した共通Ｎウェルを形成しており、この場合に半導体メモリ装置は共通Ｎウェルの前記Ｐ＋活性領域と電源とを連結するためのウェルコンタクトをさらに含むのが望ましい。
また、前述した共通ＮウェルのＰ＋活性領域内にはウェルコンタクトと連結される第２のＮ＋活性領域がさらに形成されており、第２のＮ＋活性領域及びＰ＋活性領域上にはＮ＋活性領域及びＰ＋活性領域を連結するためのシリサイド層がさらに形成されているのが望ましい。そして、前述した共通Ｎウェルは４つのメモリセルによって共有されうる。
本発明のさらに他の側面によれば、第２ワードラインは第１ワードラインと平行しているのが望ましい。
本発明のさらに他の側面によれば、第２ビットラインは第１ビットラインと平行しているのが望ましい。
金属コンタクトを共有してウェルパワー（電圧）を供給することが十分ではない場合には、ＰウェルＰＷの一部領域にＮウェルブリッジを追加して孤立されたＮウェルを連結することによって、Ｎウェルブリッジを通じてウェルパワーを十分に供給することができる。
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されることと解釈されてはならない。本発明の実施例は、当業者に本発明をより完全に説明するために提供されるものである。
なお、図面での要素の形状などは、より明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合、ある層は前記した他の層または半導体基板に接触して存在するかまたはその間に第３の層が介在されうる。
図３には、本発明による２つのポートを有する（以下「ダブルポート」という）半導体メモリ装置の等価回路図の一例が図示されている。図３の等価回路図は図１に示された等価回路図と同じであるが、ここでより具体的に説明するためにさらに図示した。そして、符号も変更して表示した。
図３を参照すれば、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１は第１ＣＭＯＳインバータを構成する。そして、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は第２ＣＭＯＳインバータを構成する。これらのＣＭＯＳインバータの入力端子及び出力端子は相互に交差して連結されている。したがって、この４つのＭＯＳトランジスタＰ１、Ｐ２、Ｎ１及びＮ２はフリップフロップ回路を構成する。第１ＣＭＯＳインバータの出力端子であり、第２ＣＭＯＳインバータの入力端子である第１メモリノードＭ１と、第２ＣＭＯＳインバータの出力端子であり、第１ＣＭＯＳインバータの入力端子である第２メモリノードＭ２とにおいてデータが読み取り／書き込み可能である。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はパストランジスタである。すなわち、それぞれ第１メモリノードＮ１及び第２メモリノードＮ２に対するアクセストランジスタの役割を果たす。第３ＮＭＯＳトランジスタＮ３のゲートは第１ワードラインＷＬに連結されており、ソースは第１メモリノードＮ１に連結され、ドレインは第１ビットラインＢＬに連結されている。第４ＮＭＯＳトランジスタＮ４のゲートも第１ワードラインＷＬに連結されており、ソースは第２メモリノードＮ２に連結され、ドレインは第１相補ビットライン／ＢＬに連結されている。
第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６はダブルポートを実現するためにシングルポートを有する半導体ＳＲＡＭ装置に追加されたものである。すなわち、示された等価回路によれば、第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６を動作させて第１メモリノードＭ１に格納されたデータを読み取ることができる。
第５ＮＭＯＳトランジスタＮ５のゲートは第１メモリノードＮ１に連結されており、ソースはグラウンドラインに連結されており、ドレインは第６ＮＭＯＳトランジスタＮ６のソースに連結されている。そして、第６ＮＭＯＳトランジスタＮ６のゲートは、第２ワードライン、すなわちスキャンアドレスライン（Ｓｃａｎ Ａｄｄｒｅｓｓ Ｌｉｎｅ：ＳＡＬ）に連結されており、第６ＮＭＯＳトランジスタＮ６のドレインは第２ビットライン、すなわちスキャンデータアウトライン（Ｓｃａｎ Ｄａｔａ Ｏｕｔ Ｌｉｎｅ：ＳＤＯＬ）に連結されている。
このような回路構成によれば、第１ワードラインＷＬ、第１ビットラインＢＬ及び第１相補ビットライン／ＢＬを選択することによって、メモリノードＭ１、Ｍ２に対しデータの読取り／書き込みが可能である。これが第１のポートである。そして、第２ワードラインＳＡＬ及び第２ビットラインＳＤＯＬを選択することによって、やはりメモリノードＭ１に対してデータを読み取ることが可能である。これが第２のポートである。特に、このような等価回路図を有するメモリ装置では第２のポートに基づいてデータを読み取る動作が第１のポートの動作とは独立的に行われる場合があり、メモリノードＮ１、Ｎ２の状態に何の影響も及ぼさない。
前述したように、このような等価回路図は以前から多用されている回路構成である。しかし、本発明によれば、同じ等価回路図を構成する構成素子を実際半導体基板のメモリセルにレイアウト（配置）する方法が従来技術と異なる。図３に示された等価回路が具現された半導体メモリ装置のレイアウトは図４ないし図１０に示されている。
図４には、図３に示された等価回路が具現された半導体メモリ装置のメモリセルに対する第１のレイアウトの一実施例が示されている。第１のレイアウトには、半導体基板及びこの半導体基板に形成された１つのＰウェルＰＷ領域と１つのＮウェルＮＷ領域、ＰウェルＰＷに形成されたＮ＋拡散領域、ＮウェルＮＷに形成されたＰ＋拡散領域、そしてこの基板上に形成されたポリシリコン配線層及び金属コンタクトＭＣの位置が示されている。
さらに具体的に説明すれば、半導体基板には１つのＰウェルＰＷ及び１つのＮウェルＮＷが形成されている。ＮウェルＮＷは２つのＰＭＯＳトランジスタＰ１及びＰ２が形成される領域であり、ＰウェルＰＷは６つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５及びＮ６が形成される領域である。したがって、ＰウェルＰＷが占める面積がＮウェルＮＷが占める面積より広い。
そして、ＮウェルＮＷはメモリセル全体で一隅に形成されることが望ましい。本発明ではＰウェルＰＷ及びＮウェルＮＷが接する面に形成される隔離領域（図面で太線に表示された部分）が占める面積を縮少することによって、１つのセルが占める面積を縮少しようとするものである。したがって、隔離領域を最小化できるようにＮウェルＮＷを一隅に配置することが望ましい。
ＮウェルＮＷとＰウェルＰＷとがそれぞれ１つずつ形成され、またＮウェルＮＷがセル全体のうち一隅に配置されれば、ＮウェルＮＷとＰウェルＰＷとが接する面に形成される隔離領域が縮少でき、各素子を連結してデータを入出力するための配線ラインを効率的に配置できる。本発明のようにセルの一隅にＮウェルＮＷを配置するレイアウトによれば、前述した特許文献２に掲載された第１のレイアウトと比較した時、単位セルの占める面積を約６％程度減らせる。
そして、このように一隅にＮウェルＮＷを配置すれば、メモリセルが２つまたは４つ集合した場合に、このＮウェルＮＷが相互隣接して１つの独立したＮウェルを形成する。そして、他の構成素子及び配線ラインも隣接セルとの関係で対称的に配列できる。この場合には、金属コンタクトＭＣかビアコンタクトＶＣを含む各種配線も効率的に配置できる長所がある。４つのメモリセルが集まって、各隅に形成されたＮウェルＮＷが、４つのメモリセルの各Ｐウェルによって囲まれた１つの独立した共通Ｎウェル領域ＮＷＣを形成しているレイアウトの一例が図５に示されている。
次いで、図４を参照すれば、第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２がＮウェルＮＷからＰウェルＰＷまで延長されて隔離領域を横断して形成される。第１ポリシリコン配線層ＰＬ１及び第２ポリシリコン配線層ＰＬ２は一定間隔を維持したまま相互平行に形成されることが望ましい。ＮウェルＮＷに位置する第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２の一端はそれぞれ第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２のゲート電極の役割を果たし、ＰウェルＰＷに位置した第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２の他端はそれぞれ第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２のゲート電極の役割を果たす。
基板面に沿うｘ軸方向（第１の方向）とｘ軸方向に垂直なｙ軸方向（第２の方向）を図に示されるようにとる。ここで、図面に示されるように、ＮウェルＮＷがｘ軸方向に伸延した矩形状にセルの一隅に位置する場合、第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２はｙ軸方向に伸延して形成することが望ましい。但し、ＰウェルＰＷ領域に位置する第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２の端部は、第３ポリシリコン配線層ＰＬ３と第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４が形成される空間を確保するためにｙ軸方向にはそれほど高く伸びないようにすることが望ましい。
次いで、図４を参照すれば、第３ポリシリコン配線層ＰＬ３がＰウェルＰＷに形成される。第３ポリシリコン配線層ＰＬ３はメモリセルを基準とした時、ＰウェルＰＷの片側から反対側の端部までｘ軸方向に伸延して形成される。これは第３ポリシリコン配線層ＰＬ３が隣接したメモリセルの第３ポリシリコン配線層ＰＬ３とｘ軸方向に連結し続けられているためである。このように、ｘ軸方向に伸延されて連結された第３ポリシリコン配線層ＰＬ３が第１ワードラインＷＬになる。そして、第３ポリシリコン配線層ＰＬ３は第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４のゲート電極としての役割もする。
第３ポリシリコン配線層ＰＬ３の中間領域に位置した曲がった部分は、他の素子、例えば、第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６の配置を考慮したものであって、任意的である。したがって、他の実施例では本図面で示す曲がった部分は存在しない場合もある。
次いで、図４を参照すれば、第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６のゲート電極としての役割をできる第４ポリシリコン配線層ＰＬ４及び第５ポリシリコン配線層ＰＬ５がＰウェルＰＷに形成される。ここで、第５ポリシリコン配線層ＰＬ５の一端をセルの境界面に位置させることによって、隣接したセルの第５ポリシリコン配線層（図５参照）と連結されるように形成することが望ましい。こうすれば、第５ポリシリコン配線層ＰＬ５と連結される金属コンタクトＭＣを隣接した２つのセルに共有させることによって金属コンタクトＭＣの数を減らせる。
次いで、Ｎ＋活性領域及びＰ＋活性領域を形成することについて説明する。
図４を参照すれば、第１ポリシリコン配線層ＰＬ１を挟んで、その両側に位置したＮウェルＮＷにＰ型不純物を注入してそれぞれＰ＋活性領域ＰＡ１１及びＰＡ１２を形成する。その結果、第１ポリシリコン配線層ＰＬ１をゲート電極として使用する第１ＰＭＯＳトランジスタＰ１が形成される。第１ＰＭＯＳトランジスタＰ１のソースＰＡ１２は電源ラインＶｄｄと連結されるように金属コンタクトＭＣと連結され、第１ＰＭＯＳトランジスタＰ１のドレインＰＡ１１は上部配線層、すなわち第１メモリノードＮ１と連結されるように他の金属コンタクトＭＣと連結される。
そして、第２ポリシリコン配線層ＰＬ２を挟んで、両側のウェルＰＷにもＰ型不純物を注入してＰ＋活性領域ＰＡ１２及びＰＡ１３を形成する。その結果、第２ポリシリコン配線層ＰＬ２をゲート電極として使用する第２ＰＭＯＳトランジスタＰ２が形成される。第２ＰＭＯＳトランジスタＰ２のソースＰＡ１２は電源ラインＶｄｄと連結されるように金属コンタクトＭＣと連結され、第２ＰＭＯＳトランジスタＰ２のドレインＰＡ１３は上部配線層、すなわち第２メモリノードＮ２と連結されるように他の金属コンタクトＭＣと連結される。
本発明の望ましい実施例によれば、第１ＰＭＯＳトランジスタＰ１のソースＰＡ１２及び第２ＰＭＯＳトランジスタＰ２のソースＰＡ１２は金属コンタクトＭＣが共有できる。それによって、単位セルに存在する金属コンタクトＭＣの数を減らせる。この場合に示したように、ｙ軸の下方、すなわち、第１及び第２ポリシリコン配線層ＰＬ１及びＰＬ２が延長されている方向と反対方向に突出された部分があるようにＮ＋活性領域を形成し、ここに共有金属コンタクトＭＣを形成することがさらに望ましい。
第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２のソースＰＡ１２が共有金属コンタクトＭＣと連結される場合、その共有金属コンタクトＭＣはメモリセルの境界面で第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２のソースＰＡ１２と連結させることが望ましい。第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２のソースＰＡ１２と共有金属コンタクトＭＣがセルの境界面で連結されれば、隣接したメモリセルの第１及び第２ＰＭＯＳトランジスタのソースもこの共有金属コンタクトＭＣを通じて連結できる。それによって、全体の半導体メモリ装置で金属コンタクトの数を減らせる。
このような配置は２つまたは４つのセルが集まって１つの独立した共通ＮウェルＮＷＣを形成し、この共通ＮウェルＮＷＣが周辺ＰウェルＰＷに囲まれて孤立される場合にさらに有用である。周辺ＰウェルＰＷによって孤立された共通ＮウェルＮＷＣにはウェルコンタクトを通じてウェルパワーを供給する必要があるが、前述したように金属コンタクトＭＣがセルの境界面に位置する場合には、この金属コンタクトＭＣを通じて独立した共通ＮウェルＮＷＣ、すなわち２つまたは４つのセルに形成されたＮウェルＮＷにウェルパワーを同時に供給できる。
ＮウェルＮＷにウェルパワーを供給する役割についても共通化する金属コンタクトＭＣを形成する場合に、この金属コンタクトＭＣとＰ＋活性領域ＰＡ１２とが連結される所にＮ型不純物を注入してＮ＋活性領域（第２のＮ＋活性領域）ＮＡ１０をさらに形成することが望ましい。これはウェルパワーが供給される所にダイオードが形成されて半導体装置の電気的特性が劣化されることを防止するためである。すなわち、本発明の望ましい実施例によれば、セルの境界面に位置しているＰ＋活性領域ＰＡ１２の突出された部分にＮ＋活性領域ＮＡ１０が追加形成され、その上部に金属コンタクトＭＣが位置する。
図６は、図４のＡＡ’ラインに沿って切断した概略的な断面図が示されている。図６には第１ＰＭＯＳトランジスタＰ１ソース及び第２ＰＭＯＳトランジスタＰ２のソースと連結され、また、孤立されたＮウェルＮＷに電源を供給する役割も共にする金属コンタクトＭＣとその下部のＮ＋活性領域ＮＡ１０、そして、Ｐ＋活性領域ＰＡ１２、そして、Ｎ＋活性領域ＮＡ１０及びＰ＋活性領域ＰＡ１２を連結するシリサイドが示されている。
図６を参照すれば、半導体基板に形成されたＮウェルＮＷにウェルパワーを供給するためのＮ＋活性領域ＮＡ１０及びＰ＋活性領域ＰＡ１２がそれぞれ形成されている。そして、Ｎ＋活性領域及ＮＡ１０びＰ＋活性領域ＰＡ１０の上部にはシリサイドが形成されている。金属コンタクトＭＣを通じて供給される電流がシリサイドを通じて流れれば、その結果、１つの金属コンタクトを通じてＮ＋活性領域ＮＡ１０のみならずＰ＋活性領域ＰＡ１２にも電源電圧が供給できる。
このようにトランジスタのソースに連結される電源ラインと孤立されたウェルにエネルギーを供給するウェルパワーラインとが１つの金属コンタクトを共有するために、ウェルパワーラインと連結される金属コンタクトを追加形成する必要がない。したがって、追加的な金属コンタクトによって単位セルの面積が広がることが防止できる。
図７には、本発明の他の望ましい実施例による半導体メモリセルのレイアウトが示されている。図７を参照すれば、図４の半導体メモリセルレイアウトにＮウェルブリッジ（ＮＭ ｂｒｉｄｇｅ）がさらに追加された。このＮウェルブリッジはＰウェルＰＷにＮ型不純物を注入することによって形成されるが、ＮウェルＮＷとＰウェルＰＷとの境界面とセルの境界面間に位置したＰウェルＰＷに形成することが望ましい。
このように、各セルにＮウェルブリッジを追加すれば、ウェルコンタクトを通じずにも孤立されたＮウェルＮＷに電源が供給できる。すなわち、セルアレイの外部からこのＮウェルブリッジを通じて孤立されたＮウェルＮＷに電源を供給する。しかし、ウェルコンタクトなしにＮウェルブリッジのみ形成されている場合には孤立されたＮウェルＮＷに電源を十分に供給し難い。それはＮウェルブリッジの抵抗が相当大きいためである。したがって、Ｎウェルブリッジはウェルコンタクトが形成されている構造に追加形成することが望ましい。
次いで、図４を参照すれば、第１ポリシリコン配線層ＰＬ１を挟んで、両側のウェルＰＷにＮ型不純物を注入してＮ＋活性領域ＮＡ１１及びＮＡ１２を形成する。その結果、第１ポリシリコン配線層ＰＬ１をゲート電極として使用する第１ＮＭＯＳトランジスタＮ１が形成される。
そして、第２ポリシリコン配線層ＰＬ２を挟んで、両側のＮウェルＮＷにもＮ型不純物を注入してＮ＋活性領域ＮＡ１２及びＮＡ１３を形成する。その結果、第２ポリシリコン配線層ＰＬ２をゲート電極として使用する第２ＮＭＯＳトランジスタＮ２が形成される。
第１ポリシリコン配線層ＰＬ１及び第２ポリシリコン配線層ＰＬ２間に形成されるＮ＋活性領域ＮＡ２２は突出された部分を生じさせることが望ましい。突出された部分があれば、金属コンタクトＭＣを通じて突出されたＮ＋活性領域ＮＡ２２、すなわち第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２のソース領域が上部のグラウンドラインと効率的に連結させうる。また、この金属コンタクトＭＣを第１ＮＭＯＳトランジスタＮ１及び第２ＮＭＯＳトランジスタＮ２が共有できることによって単位セルに含まれる金属コンタクトＭＣの数も減らせる。
次いで、図４を参照すれば、第３ポリシリコン配線層ＰＬ３を挟んで、両側のウェルＰＷにＮ型不純物を注入してＮ＋活性領域ＮＡ２１、ＮＡ２３、ＮＡ２４及びＮＡ２５を形成する。その結果、第３ポリシリコン配線層ＰＬ３をゲート電極として使用する第３ＮＭＯＳトランジスタＮ３が形成される。第３ＮＭＯＳトランジスタＮ３のソースＮＡ２１は第１ＮＭＯＳトランジスタＮ１のドレインと連結される。第３ＮＭＯＳトランジスタＮ３のドレインＮＡ２４は金属コンタクトＭＣを通じて上部配線層と連結される。この金属コンタクトＭＣは隣接したセルと共有できるようにセルの境界面に形成することが望ましい。
そして、第３ポリシリコン配線層ＰＬ３をゲート電極として使用する第４ＮＭＯＳトランジスタＮ４も形成される。第４ＮＭＯＳトランジスタＮ４のソースＮＡ２３は第２ＮＭＯＳトランジスタＮ２のドレインと連結される。第４ＮＭＯＳトランジスタＮ３のドレインＮＡ２５は他の金属コンタクトＭＣを通じて上部配線層と連結される。この金属コンタクトＭＣは隣接したセルと共有できるようにセルの境界面に形成することが望ましい。
したがって、第１ＮＭＯＳトランジスタＮ１が第３ＮＭＯＳトランジスタＮ３と直列連結されている。また、示したように第１ポリシリコン配線層ＰＬ１と第３ポリシリコン配線層ＰＬ３が垂直配置される場合には、第１ＮＭＯＳトランジスタＮ１のドレインと第３ＮＭＯＳトランジスタＮ３のソースとが連結される領域であるＮ＋活性領域ＮＡ２１は曲がった模様になりうる。ここで、Ｎ＋活性領域ＮＡ２１は第１メモリノードＭ１に該当する地点である。このＮ＋活性領域ＮＡ２１は金属コンタクトＭＣを通じて上部配線層と連結される。
同じく、第２ＮＭＯＳトランジスタＮ２が第４ＮＭＯＳトランジスタＮ４と直列連結されている。また、示したように第２ポリシリコン配線層ＰＬ２と第３ポリシリコン配線層ＰＬ３とが垂直配置される場合には、第２ＮＭＯＳトランジスタＮ２のドレインと第４ＮＭＯＳトランジスタＮ４のソースとが連結される領域であるＮ＋活性領域ＮＡ２３は曲がった模様になりうる。ここで、Ｎ＋活性領域ＮＡ２３は第２メモリノードＭ２に該当する地点である。このＮ＋活性領域ＮＡ２３は他の金属コンタクトＭＣを通じて上部配線層と連結される。
そして、第２ＮＭＯＳトランジスタＮ２のドレインと第４ＮＭＯＳトランジスタＮ４のソースとが連結される領域であるＮ＋活性領域ＮＡ２１の一部と第４ポリシリコン配線層ＰＬ４の一端とが相互重になるようにすることが望ましい。この場合に第１メモリノードＮ１に該当する地点と上部金属配線層（図７のＭＬ１２）とを連結する金属コンタクトＭＣを利用し、第５ＮＭＯＳトランジスタＮ５のゲート電極の役割を果たす第４ポリシリコン配線層ＰＬ４も電気的に共に連結できる。それによって、第１メモリノードＮ１に第４ポリシリコン配線層ＰＬ４も電気的に共に連結できる。
次いで、図４を参照すれば、第４ポリシリコン配線層ＰＬ４の他端を挟んで、側に位置したＰウェルＰＷにＮ型不純物を注入してＮ＋活性領域ＮＡ３１及びＮＡ３２を形成する。その結果、第４ポリシリコン配線層ＰＬ４をゲート電極として使用し、ソース及びドレインはそれぞれ符号がＮＡ３１及びＮＡ３２であるＮ＋活性領域に第５ＮＭＯＳトランジスタＮ５が形成される。第５ＮＭＯＳトランジスタＮ５のソース領域ＮＡ３１は金属コンタクトＭＣを通じて上部配線層（第２ビットライン）と連結されてグラウンド状態に接地される。そして、この金属コンタクトＭＣは隣接したセルと共有できるようにセルの境界面に形成されることが望ましい。
また、第５ポリシリコン配線層ＰＬ５の一端を挟んで、両側に位置したＰウェルＰＷにＮ型不純物を注入してＮ＋活性領域ＮＡ３２及びＮＡ３３を形成する。その結果、第５ポリシリコン配線層ＰＬ５をゲート電極として使用し、ソース及びドレインはそれぞれ符号がＮＡ３３及びＮＡ３２であるＮ＋活性領域に第６ＮＭＯＳトランジスタＮ６が形成される。第６ＮＭＯＳトランジスタＮ６のソース領域ＮＡ３３は他の金属コンタクトＭＣを通じて第２ビットラインと連結される。
ポリシリコン配線層ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４及びＰＬ５もそれぞれ他の金属コンタクトＭＣを通じて上部配線層と連結される。単に、第３ポリシリコン配線層ＰＬ３に連結される金属コンタクトＭＣは示されていないが、これは第３ポリシリコン配線層ＰＬ３が隣接したセルの第３ポリシリコン配線層とｘ軸方向に相互に連結されているためである。
次に、図４の上部に位置する半導体メモリ装置のレイアウトについて説明する。図８には図４に示されたレイアウトの上部に示される半導体メモリ装置のレイアウトの一実施例が示されている。図８で点線に示された部分はＮウェルＮＷとＰウェルＰＷとの境界面、すなわち隔離領域が位置する領域である。
図８を参照すれば、図８には図４に示された層の上部に位置する第１金属配線層が示されている。第１メモリノードＭ１に電気的に連結される導電体、すなわち第１ＰＭＯＳトランジスタＰ１のドレインＰＡ１１と連結される金属コンタクトＭＣ、第１ＮＭＯＳトランジスタＮ１のドレインと第３ＮＭＯＳトランジスタＮ３のソースＮＡ２１とが連結され、そして第４ポリシリコン配線層ＰＬ４が連結される金属コンタクトＭＣ、そして第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２のゲート電極としての役割を果たす第２ポリシリコン配線層ＰＬ２と連結される金属コンタクトＭＣを電気的に連結する第１金属配線層ＭＬ１１が形成される。
図３の等価回路図に示したように、第１金属配線層ＭＬ１１によって第１ＮＭＯＳトランジスタＮ１のドレイン、第３ＮＭＯＳトランジスタＮ３のソース、第１ＰＭＯＳトランジスタＰ１のドレイン及び第２ＣＭＯＳインバータの入力端子が電気的に連結される。
さらに、第２メモリノードＭ２に電気的に連結される導電体、すなわち第２ＰＭＯＳトランジスタＰ２のドレインＰＡ１３と連結される金属コンタクトＭＣ、第２ＮＭＯＳトランジスタＮ２のドレインと第４ＮＭＯＳトランジスタＮ４のソースＮＡ２３とが連結される金属コンタクトＭＣ、及び第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１のゲート電極としての役割を果たす第１ポリシリコン配線層ＰＬ１と連結される金属コンタクトＭＣを電気的に連結する第１金属配線層ＭＬ１２が同じ層に形成される。
図３の等価回路図に示したように、第１金属配線層ＭＬ１２によって第２ＮＭＯＳトランジスタＮ２のドレイン、第４ＮＭＯＳトランジスタＮ４のソース、第２ＰＭＯＳトランジスタＰ２のドレイン及び第１ＣＭＯＳインバータの入力端子が電気的に連結される。
さらに、金属コンタクトＭＣを通じてＮ＋拡散領域ＮＡ２２に接地電位（グラウンドポテンシャル）を印加し、さらに他の金属コンタクトＭＣを通じてＮ＋拡散領域ＮＡ２２及びＮＡ３１に設置電位Ｖｓｓが印加できるように、この金属コンタクトＭＣを連結する第１金属配線層Ｍ１３が形成される。言い換えれば、第１金属配線層Ｍ１３は接地電位ラインの役割をし、その結果、第１及び第２ＮＭＯＳトランジスタＮ１及びＮ２のソースＮＡ２２と第５ＮＭＯＳトランジスタＮ５のソースＮＡ３１が接地状態となる。
また、図８に示された層の上部に形成される第２金属配線層及び第３金属配線層と電気的に連結するための第１金属配線層Ｍ１４、Ｍ１５、Ｍ１６及びＭ１７がそれぞれ形成されている。
さらに、金属コンタクトＭＣを通じてＮウェルＮＷに形成されているＰ＋活性領域ＰＡ１２及びこのＰ＋活性領域内にウェル電源を供給するために形成されたＮ＋活性領域ＮＡ１１に電源電位Ｖｄｄが印加できるように第１金属配線層Ｍ１８が形成される。言い換えれば、第１金属配線層Ｍ１８は電源電位ラインの役割をし、その結果、第１ＰＭＯＳトランジスタＰ１のソースＰＡ１２と電源が電気的に連結され、第２ＰＭＯＳトランジスタＰ２のソースＰＡ１２と電源も電気的に連結される。また、第１金属配線層Ｍ１８はＮウェルＮＷが孤立された場合にもウェルコンタクトの役割を果たす金属コンタクトＭＣを通じてＮウェルＮＷと電気的に連結される。
それぞれ接地電位ライン及び電源電位ラインの役割を果たす第１金属配線層Ｍ１３及びＭ１８はｘ軸方向に伸延するように形成することが望ましい。そして、２つまたは４つのセルに形成されたＮウェルＮＷが集まって独立したＮウェルを形成する場合、第１金属配線層Ｍ１８、すなわち電源電位ラインはセルの境界面上に形成することが望ましい。
次に、図８の上部に位置する半導体メモリ装置のレイアウトについて具体的に説明する。図９には図８に示されたレイアウトの上部に形成される半導体メモリ装置のレイアウトの一実施例が示されている。図９で点線で示された部分もＮウェルＮＷとＰウェルＰＷとの境界面、すなわち隔離領域が位置する領域である。
図９を参照すれば、図９には図７及び図８の上部に位置する第２金属配線層が示されている。第２ワードライン（スキャンアドレスライン（ＳｃａｎＡｄｄｒｅｓｓ Ｌｉｎｅ：ＳＡＬ）ともいう）がｘ軸と平行に形成されており、第２ワードラインＳＡＬは第５ポリシリコン配線層ＰＬ５と電気的に連結される。具体的には、この電気的な連結のために、第２ワードラインは、セルの境界面に位置したビアコンタクトＶＣ１と連結され、このビアコンタクトＶＣ１が、図８に示したように第５ポリシリコン配線層ＰＬ５と連結された金属コンタクトＭＣと連結されている。第２ワードラインＳＡＬは第１ワードライン、すなわち図４に示された第３ポリシリコン配線層ＰＬ３と平行に形成することが望ましい。
さらに、図９に示された層の上部に形成される金属配線層などと連結するために第１ビアコンタクトＶＣ１及び第２ビアコンタクトＶＣ２を連結するための第２金属配線層Ｍ２３、Ｍ２４及びＭ２６がそれぞれ形成される。
次に、図９の上部に位置する半導体メモリ装置のレイアウトについて説明する。図１０には、図９に示されたレイアウトの上部に示される半導体メモリ装置のレイアウトの一実施例が示されている。図１０で点線で表示された部分もＮウェルＮＷとＰウェルＰＷとの境界面、すなわち隔離領域が位置する領域である。
図１０を参照すれば、図１０には図９に示された層の上部に位置する第３金属配線層が示されている。第１ビットラインＢＬ及び第１相補ビットライン／ＢＬが相互平行にｙ軸方向にセルの一端から他端まで形成されている。第１ビットラインＢＬ及び第１相補ビットライン／ＢＬは通常的に第１ワードラインと垂直した方向に形成される。
そして、第１ビットラインＢＬ及び第１相補ビットライン／ＢＬは一端、すなわち、１つのセルの境界面で第２ビアコンタクトＶＣ２と連結されて第３金属配線層ＭＬ３４及びＭＬ３３を形成する。その結果、例えば、第１ビットラインＢＬは第３金属配線層ＭＬ３４で第２ビアコンタクトＶＣ２と連結され、第２ビアコンタクトＶＣ２は第２金属配線層ＭＬ２４で第１ビアコンタクトＶＣ１と連結され（図９参照）、第１ビアコンタクトＶＣ１は第１金属配線層ＭＬ１４で金属コンタクトＭＣと連結され（図８参照）、そして、この金属コンタクトＭＣは第３ＮＭＯＳトランジスタＮ３のドレインと連結されているので（図４参照）、第１ビットラインＢＬが第３ＮＭＯＳトランジスタＮ３のドレインと電気的に連結される。
また、第１相補ビットライン／ＢＬは第３金属配線層ＭＬ３３で第２ビアコンタクトＶＣ２と連結され、第２ビアコンタクトＶＣ２は第２金属配線層ＭＬ２３で第１ビアコンタクトＶＣ１と連結され（図９参照）、第１ビアコンタクトＶＣ１は第１金属配線層ＭＬ１５で金属コンタクトＭＣと連結され（図８参照）、そして、この金属コンタクトＭＣは第４ＮＭＯＳトランジスタＮ４のドレインと連結されているので（図４参照）、第１相補ビットライン／ＢＬが第４ＮＭＯＳトランジスタＮ４のドレインと電気的に連結される。
次いで、図１０を参照すれば、第２ビットライン（スキャンデータアウトライン（Ｓｃａｎ Ｄａｔａ Ｏｕｔ Ｌｉｎｅ：ＳＤＯＬ）ともいう）がｙ軸方向に伸延されてセルの一端から他端まで形成されている。第２ビットラインＳＤＯＬは第１ビットラインと平行した方向に形成されることが望ましい。
そして、第２ビットラインＳＤＯＬはセル内部の任意のある地点で第２ビアコンタクトＶＣ２と連結されて第３金属配線層ＭＬ３６を形成する。その結果、第２ビットラインＳＤＯＬは第３金属配線層ＭＬ３６で第２ビアコンタクトＶＣ２と連結され、第２ビアコンタクトＶＣ２は第２金属配線層ＭＬ２６で第１ビアコンタクトＶＣ１と連結され（図９参照）、第１ビアコンタクトＶＣ１は第１金属配線層ＭＬ１７で金属コンタクトＭＣと連結され（図８参照）、そして、この金属コンタクトＭＣは第６ＮＭＯＳトランジスタＮ６のドレインと連結されているので（図４参照）、第２ビットラインＳＤＯＬが第６ＮＭＯＳトランジスタＮ６のドレインと電気的に連結される。
第１ビットラインＢＬ、第１相補ビットライン／ＢＬ及び第２ビットラインＳＤＯＬはセルの一端から他端まで互いに平行に形成することが望ましい。その結果、相異なるメモリセルに形成された第３ＮＭＯＳトランジスタＮ３のドレイン端子が第１ビットラインＢＬを通じて相互に連結され、相異なるメモリセルに形成された第４ＮＭＯＳトランジスタＮ４のドレイン端子が第１相補ビットライン／ＢＬを通じて相互に連結され、そして相異なるメモリセルに形成された第６ＮＭＯＳトランジスタＮ６のドレイン端子が第２ビットラインＳＤＯＬを通じて相互に連結される。
次に、本発明の第２実施例によるダブルポート半導体メモリ装置について説明する。図１１に本発明の第２実施例によるダブルポート半導体メモリ装置についての等価回路図が示されている。図１１に示された等価回路図には図３に示されたものと異なり、総計７つのＭＯＳトランジスタが含まれている。図３に示されたものと同じ構成素子は同じ番号を使用した。
図１１を参照すれば、第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１は第１ＣＭＯＳインバータを構成する。そして、第２ＰＭＯＳトランジスタＰ２及び第２ＮＭＯＳトランジスタＮ２は第２ＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力端子及び出力端子は相互に交差して連結されている。したがって、この４つのＭＯＳトランジスタＰ１、Ｐ２、Ｎ１及びＮ２はフリップフロップ回路を構成する。この等価回路図によれば、第１ＣＭＯＳインバータの出力端子であり、第２ＣＭＯＳインバータの入力端子である第１メモリノードＭ１と、第２ＣＭＯＳインバータの出力端子であり、第１ＣＭＯＳインバータの入力端子である第２メモリノードＭ２とおいてデータの読み取り／書き込み可能である。
第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はパストランジスタである。すなわち、それぞれ第１メモリノードＮ１及び第２メモリノードＮ２に対するアクセストランジスタの役割を果たす。第３ＮＭＯＳトランジスタＮ３のゲートは第１ワードラインＷＬに連結されており、ソースは第１メモリノードＮ１に連結され、ドレインは第１ビットラインＢＬに連結されている。第４ＮＭＯＳトランジスタＮ４のゲートも第１ワードラインＷＬに連結されており、ソースは第２メモリノードＮ２に連結され、ドレインは第１相補ビットライン／ＢＬに連結されている。
第５ＮＭＯＳトランジスタＮ５’はダブルポートを実現するために単一ポートトランジスタに追加されたものである。すなわち、第５ＮＭＯＳトランジスタＮ５’のソースは第１メモリノードＮ１に連結されているので、第５ＮＭＯＳトランジスタＮ５’を動作させて第１メモリノードＭ１に格納されたデータを読み取ることが可能である。そして、第５ＮＭＯＳトランジスタＮ５’のゲートは第２ワードラインＳＡＬに連結されており、第５ＮＭＯＳトランジスタＮ５’のドレインは第２ビットラインＳＤＡＬに連結されている。
このような回路構成によれば、第１ワードラインＷＬ、第１ビットラインＢＬ及び第１相補ビットライン／ＢＬを選択することによって、メモリノードＭ１、Ｍ２に対してデータを読取り／書き込み可能である。これが第１のポートである。そして、第２ワードラインＳＡＬ及び第２ビットラインＳＤＯＬを選択することによってもメモリノードＭ１に対してデータを読み取れる。これが第２のポートである。特に、このような等価回路図を有するメモリ装置では第２のポートに基づいてデータを読み取る動作が第１ポートの動作とは独立的に行え、メモリノードＮ１、Ｎ２の状態に何の影響を及ぼさない。
前述したように、このような等価回路図は以前から多用されている回路構成である。しかし、本発明によれば、このような等価回路図を実際半導体基板にレイアウトする方法が従来技術と異なる。すなわち、本発明によるレイアウトでは第１ＰウェルＰＷ１／ＮウェルＮＷ／第２ＰウェルＰＷ２とメモリセルとが３つのウェルに分けられることではなく、第１実施例のようにそれぞれ１つのＮウェルＮＷとＰウェルＰＷとに分けられる。そして、その具体的な配置は色々と実現できる。
一例として、図４に示されたようにＮウェルＮＷに第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２が形成され、残りの第１ＮＭＯＳトランジスタＮ１、第２ＮＭＯＳトランジスタＮ２、第３ＮＭＯＳトランジスタＮ３、第４ＮＭＯＳトランジスタＮ４及び第５ＮＭＯＳトランジスタＮ５’はＰウェルＰＷに形成される。但し、第５ＮＭＯＳトランジスタＮ５’は第１実施例の第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６に相当する役割を果たす。したがって、第５ＮＭＯＳトランジスタＮ５’の配列及びこれを連結する配線はこれを考慮して図４ないし図１０の構成とは異なるように配置されねばならず、その具体的な配置は第１実施例を参照すれば、当業者に明確なことである。
前述した本発明の実施例によれば、１つのＮウェルＮＷ及び１つのＰウェルＰＷを含むメモリセルにダブルポート半導体メモリ装置が具現できる。したがって、メモリセルが１つのＮウェルＮＷ及びこのＮウェルＮＷの両側に位置した２つのＰウェルＰＷを含んでいる場合より各ウェルが接する部分を縮少させることができる。したがって、相異なるウェルが接する所に形成される隔離領域が占める面積を減少させうる。そして、単位セルで隔離領域が占める面積が縮まるために窮極的には単位セルが占める面積を縮少させうる。
単位セルが占める面積が縮まれば、集積度の向上に有利であるだけでなく単位セルを構成する素子を連結するための配線層を縮められる。したがって、本発明による半導体メモリ装置は動作速度が向上し、消費電力もその分、低減される。
また、本発明の一実施例でＮウェルＮＷがＰウェルＰＷに囲まれて孤立される場合にもウェルコンタクトを追加形成する必要がない。すなわち、電源電位ラインと連結される金属コンタクトが形成される位置にＮ型不純物を注入してＮ＋活性領域（第２のＮ＋活性領域）を形成し、このＮ＋活性領域（第２のＮ＋活性領域）と周囲のＰ＋活性領域をシリサイドを通じて連結することによってＶｄｄラインがウェルパワーラインの役割も兼ねるようにできる。したがって、本発明の一実施例によればウェルコンタクトを形成するためにメモリセルの面積が追加的に増加することが防止できる。
本発明は、半導体メモリ分野、特に内蔵型メモリとして使われる半導体ＳＲＡＭ分野に有用に利用できる。
従来技術によるダブルポート半導体メモリ装置の等価回路を示しているメモリセル等価回路図である。 従来技術によるダブルポート半導体メモリ装置のメモリセルに対する第１のレイアウトを示す図である。 本発明の一実施例によるダブルポート半導体メモリ装置の等価回路を示すメモリセル等価回路図である。 図３に示された等価回路が具現された半導体メモリ装置のメモリセルについて第１のレイアウトの第１実施例を示す図である。 図４に示されたセルレイアウトを含む半導体メモリ装置について４つのセルを共に示す４つのセルレイアウトを示す図である。 図４に示されたセルレイアウトを含む半導体メモリ装置に対するＡＡ’ラインに沿って切断した概略的な断面図である。 図３に示された回路が具現された半導体メモリ装置のメモリセルについて第１のレイアウトの第２実施例を示す図である。 図３に示された回路が具現された半導体メモリ装置のメモリセルについて第２の層のレイアウト（第１金属層）を示す図である。 図３に示された回路が具現された半導体メモリ装置のメモリセルについて第３の層のレイアウト（第２金属層）を示すダイヤグラムである。 図３に示された回路が具現された半導体メモリ装置のメモリセルに対する第３の層のレイアウト（第３金属層）を示すダイヤグラムである。 本発明によるダブルポートを有する半導体メモリ装置の等価回路の他の例を示すメモリセル等価回路図である。
符号の説明
ＢＬ 第１ビットライン、
／ＢＬ 第１相補ビットライン、
ＷＬ 第１ワードライン、
Ｖｄｄ 電源ライン、
Ｐ１ 第１ＰＭＯＳトランジスタ、
Ｐ２ 第２ＰＭＯＳトランジスタ、
Ｎ１ 第１ＮＭＯＳトランジスタ、
Ｎ２ 第２ＮＭＯＳトランジスタ、
Ｎ３ 第３ＮＭＯＳトランジスタ、
Ｎ４ 第４ＮＭＯＳトランジスタ、
Ｎ５ 第５ＮＭＯＳトランジスタ、
Ｎ６ 第６ＮＭＯＳトランジスタ、
Ｍ１ 第１メモリノード、
Ｍ２ 第２メモリノード、
ＳＤＯＬ スキャンデータアウトライン、
ＳＡＬ スキャンアドレスライン。

Claims (18)

  1. ２つのポートを有する半導体メモリ装置において、
    Ｐ＋活性領域が形成された１つのＮウェルと、Ｎ＋活性領域が形成されており前記Ｎウェルに隣接した１つのＰウェルとに分けられたメモリセルを含む半導体基板と、
    第１ワードラインと、
    第２ワードラインと、
    第１ビットラインと、
    第１相補ビットラインと、
    第２ビットラインと、
    第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第１ＣＭＯＳインバータと、
    第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第２ＣＭＯＳインバータであって、前記第２ＣＭＯＳインバータの入力端子が前記第１ＣＭＯＳインバータの出力端子に連結されて第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子が前記第１ＣＭＯＳインバータの入力端子に連結されて第２メモリノードを構成する、第２ＣＭＯＳインバータと、
    ゲートが前記第１ワードラインに連結され、ドレインが前記第１ビットラインに連結され、ソースが前記第１メモリノードに連結されている第３ＮＭＯＳトランジスタと、
    ゲートが前記第１ワードラインに連結され、ドレインが前記第１相補ビットラインに連結され、ソースが前記第２メモリノードに連結されている第４ＮＭＯＳトランジスタと、
    ゲートが前記第１メモリノードに連結され、ソースがグラウンドラインに連結されている第５ＮＭＯＳトランジスタと、
    ゲートが前記第２ワードラインに連結され、ソースが前記第５ＮＭＯＳトランジスタのドレインに連結されており、ドレインが前記第２ビットラインに連結されている第６ＮＭＯＳトランジスタと、を含んでおり、
    前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタは前記半導体基板に形成された前記Ｎウェル内のＰ ＋ 活性領域をソースおよびドレイン領域として当該Ｎウェル内に形成されており、
    前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ、第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタは前記半導体基板に形成された前記Ｐウェル内のＮ ＋ 活性領域をソースおよびドレイン領域として当該Ｐウェル内に形成されており、
    前記Ｎウェルは前記メモリセルの一隅に位置し、前記メモリセルの残りの部分にはＰウェルが位置することを特徴とする半導体メモリ装置。
  2. 前記メモリセルのＮウェルが複数集まって、前記Ｐウェルによって囲まれた１つの独立した共通Ｎウェルを形成しており、
    前記共通Ｎウェルと前記半導体メモリ装置の電源とを連結させるためのウェルコンタクトをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記共通Ｎウェルの前記Ｐ＋活性領域内には前記ウェルコンタクトと連結される第２のＮ＋活性領域がさらに形成されており、前記第２のＮ＋活性領域及び前記Ｐ＋活性領域上には前記第２のＮ＋活性領域と前記Ｐ＋活性領域とを連結するためのシリサイド層がさらに形成されていることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記共通Ｎウェルは４つのメモリセルによって共有されることを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記Ｐ＋活性領域内に形成された前記第２のＮ＋活性領域及び前記ウェルコンタクトは隣接した２つのメモリセルによって共有されていることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 隣接したメモリセルに位置した前記Ｎウェルを相互に連結するＮウェルブリッジが前記Ｐウェルにさらに形成されていることを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記Ｎウェルブリッジの幅は前記Ｎウェルの幅の１０％以上５０％以下であることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記第２ワードラインは前記第１ワードラインと平行していることを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記第２ビットラインは前記第１ビットラインと平行していることを特徴とする請求項１に記載の半導体メモリ装置。
  10. ２つのポートを有する半導体メモリ装置において、
    Ｐ＋活性領域が形成された１つのＮウェルと、Ｎ＋活性領域が形成されており前記Ｎウェルに隣接した１つのＰウェルとに分けられたメモリセルを含む半導体基板と、
    第１ワードラインと、
    第２ワードラインと、
    第１ビットラインと、
    第１相補ビットラインと、
    第２ビットラインと、
    第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第１ＣＭＯＳインバータ、
    第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、入力端子、及び出力端子を含む第２ＣＭＯＳインバータであって、前記第２ＣＭＯＳインバータの入力端子が前記第１ＣＭＯＳインバータの出力端子に連結されて第１メモリノードを構成し、前記第２ＣＭＯＳインバータの出力端子は前記第１ＣＭＯＳインバータの入力端子に連結されて第２メモリノードを構成する第２ＣＭＯＳインバータと、
    ゲートが前記第１ワードラインに連結され、ドレインが前記第１ビットラインに連結され、ソースが前記第１メモリノードに連結されている第３ＮＭＯＳトランジスタと、
    ゲートが前記第１ワードラインに連結され、ドレインが前記第１相補ビットラインに連結され、ソースが前記第２メモリノードに連結されている第４ＮＭＯＳトランジスタと、
    ゲートが前記第２ワードラインに連結され、ソースが前記第１メモリノードに連結されており、ドレインが前記第２ビットラインに連結されている第５ＮＭＯＳトランジスタと、を含んでおり、
    前記第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタは前記半導体基板に形成された前記Ｎウェル内のＰ ＋ 活性領域をソースおよびドレイン領域として当該Ｎウェル内に形成されており、
    前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第３ＮＭＯＳトランジスタ、第４ＮＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタは前記半導体基板に形成された前記Ｐウェル内のＮ ＋ 活性領域をソースおよびドレイン領域として当該Ｐウェル内に形成されており、
    前記Ｎウェルは前記メモリセルの一隅に位置し、前記メモリセルの残りの部分にはＰウェルが位置することを特徴とする半導体メモリ装置。
  11. 前記メモリセルのＮウェルが複数集まって、前記Ｐウェルによって囲まれた１つの独立した共通Ｎウェルを形成しており、
    前記共通Ｎウェルと前記半導体メモリ装置の電源とを連結させるためのウェルコンタクトをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記共通Ｎウェルの前記Ｐ＋活性領域内には前記ウェルコンタクトと連結される第２のＮ＋活性領域がさらに形成されており、前記第２のＮ＋活性領域及び前記Ｐ＋活性領域上には前記第２のＮ＋活性領域と前記Ｐ＋活性領域とを連結するためのシリサイド層がさらに形成されていることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記共通Ｎウェルは４つのメモリセルによって共有されることを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記Ｐ＋活性領域内に形成された前記第２のＮ＋活性領域及び前記ウェルコンタクトは隣接した２つのメモリセルによって共有されていることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 隣接したメモリセルに位置した前記Ｎウェルを相互に連結するＮウェルブリッジが前記Ｐウェルにさらに形成されていることを特徴とする請求項１０に記載の半導体メモリ装置。
  16. 前記Ｎウェルブリッジの幅は前記Ｎウェルの幅の１０％以上５０％以下であることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第２ワードラインは前記第１ワードラインと平行していることを特徴とする請求項１０に記載の半導体メモリ装置。
  18. 前記第２ビットラインは前記第１ビットラインと平行していることを特徴とする請求項１０に記載の半導体メモリ装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127553A1 (en) * 1999-08-13 2007-06-07 Viasat, Inc. Code Reuse Multiple Access For Satellite Return Link
AU2003207508A1 (en) * 2002-01-10 2003-07-30 Northeastern University Hybrid immobilized catalytic system with controlled permeability
JP4418153B2 (ja) * 2002-12-27 2010-02-17 株式会社ルネサステクノロジ 半導体装置
JP2005175415A (ja) * 2003-12-05 2005-06-30 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
KR100815935B1 (ko) * 2004-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자의 깊은 웰 형성 방법
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US7405994B2 (en) 2005-07-29 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dual port cell structure
EP1791132B1 (en) * 2005-11-25 2010-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for operating the same
JPWO2007063990A1 (ja) * 2005-12-02 2009-05-07 日本電気株式会社 半導体装置およびその製造方法
JP2007213699A (ja) * 2006-02-09 2007-08-23 Toshiba Corp 半導体記憶装置
JP2008034037A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 半導体記憶装置
US7839697B2 (en) 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
US7691700B2 (en) * 2007-06-27 2010-04-06 Texas Instruments Incorporated Multi-stage implant to improve device characteristics
JP2009070959A (ja) * 2007-09-12 2009-04-02 Nec Electronics Corp 半導体記憶装置
JP2009272587A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 半導体記憶装置
CN102243888A (zh) * 2010-05-13 2011-11-16 黄效华 负载平衡的多端口寄存器存储单元
US8406028B1 (en) 2011-10-31 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Word line layout for semiconductor memory
JP5847549B2 (ja) 2011-11-16 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
US11152376B2 (en) 2017-12-26 2021-10-19 Stmicroelectronics International N.V. Dual port memory cell with improved access resistance
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11910587B2 (en) * 2021-02-26 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having SRAM memory cells and method for forming a SRAM memory cell structure
KR20220128040A (ko) * 2021-03-12 2022-09-20 삼성전자주식회사 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754468A (en) * 1996-06-26 1998-05-19 Simon Fraser University Compact multiport static random access memory cell
JP3523762B2 (ja) 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
US6341083B1 (en) * 2000-11-13 2002-01-22 International Business Machines Corporation CMOS SRAM cell with PFET passgate devices
JP2003152111A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置

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