CN1893084A - 半导体装置 - Google Patents
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Abstract
在包括栅极长度方向中从栅极电极端部到半导体区域端部为止的距离不同的复数个金属绝缘体半导体晶体管的半导体装置中，使各晶体管的特性一致。第一半导体区域(RP1)的栅极长度方向的宽度(F1a、F1b)，形成的比第二半导体区域(RP2)的栅极长度方向的宽度(F2a、F2b)小。这种情况下，第一半导体区域RP1的栅极宽度方向的宽度(W1)，形成的比第二半导体区域(RP2)的栅极宽度方向的宽度(W2)宽。
Description
技术领域
本发明，涉及一种半导体装置，特别是涉及包括复数MIS晶体管的半导体装置。
背景技术
近年，作为高速存储元件静态随机访问存储器(SRAM＝Static Random Access Memory)被使用。特别是在音响处理或影象处理中，因为有必要同时进行读取和写入动作，两通道构造静态随机访问存储器(以下称为两通道型静态随机访问存储器)被使用(例如参照专利文献1)。
以下，就以前的包括两通道型静态随机访问存储器的半导体装置参照附图加以说明。图7，是表示以前的的具有两通道型静态随机访问存储器半导体装置的概略平面图。
尚，图中，半导体区域及栅极电极表示在图中，接线柱及布线等均与省略。
如图7所示，以前的两通道型静态随机访问存储器，具有各自构成一个位的静态随机访问存储器单元Mem1及静态随机访问存储器单元Mem2，以A-A线为界线相邻连接的构造。静态随机访问存储器单元Mem1及静态随机访问存储器单元Mem2的每一个中的晶体管，以A-A线为对称轴线对称排列。
静态随机访问存储器单元Mem1，是由：N型金属绝缘体半导体晶体管(MIS晶体管＝Metal Insulat or Semiconductor晶体管)制成的四个存取晶体管TrA1、TrA2、TrA3、TrA4，N型金属绝缘体半导体晶体管制成的两个驱动晶体管TrD1、TrD2，和p型金属绝缘体半导体晶体管制成的两个负荷晶体管TrL1、TrL2组成。
接下来，说明静态随机访问存储器单元Mem1中各晶体管的具体排列。静态随机访问存储器单元Mem1中，排列了半导体区域RP1、RP1、RP1、RP1、RN1、RN2。各半导体区域RP1、RP1、RP1、RP1、RN1、RN2，由元件隔离区域STI所围，相互分离。
在第一半导体区域RP1上，形成了第一栅极布线G1。第一栅极布线G1，延伸到第二半导体区域RP2上。第一栅极布线G1，在第一半导体区域RP1上成为第一存取晶体管TrA1的栅极电极，在第二半导体区域RP2上成为存取晶体管TrA2的栅极电极。
在第三半导体区域RP3上，形成了第二栅极布线G2。第二栅极布线G2，延伸到第四半导体区域RP4上。第二栅极布线G2，在第三半导体区域RP3上成为第三存取晶体管TrA3的栅极电极，在第四半导体区域RP4上成为存取晶体管TrA4的栅极电极。
在第二半导体区域RP2上，形成了第三栅极布线G3。第三栅极布线G3，在第二半导体区域RP2上，成为第一驱动晶体管TrD1的栅极电极。另一方面，在第四半导体区域RP4上成为第四栅极布线G4。第四栅极布线G4，在第四半导体区域RP4上，成为第二驱动晶体管TrD2的栅极电极。
第三栅极布线G3，延伸到第五半导体区域RN1上。第三栅极布线G3，在第五半导体区域RN1上成为第一负荷晶体管TrL1的栅极电极。另一方面，第四栅极布线G4，延伸到第六半导体区域RN2上。第四栅极布线G4，在第六半导体区域RN2上成为第二负荷晶体管TrL2的栅极电极。
(专利文献1)特开2003-297953号公报
(发明所要解决的课题)
在两通道型静态随机访问存储器中，第一存取晶体管TrA1和第二存取晶体管TrA2，有必要成为同样的晶体管特性。
然而，伴随着半导体装置的精细化，要使第一存取晶体管TrA1和第二存取晶体管TrA2成为同样的晶体管特性变难，产生了晶体管特性差异增大的问题。
静态随机访问存储器的写入界限，对于负荷晶体管是和存取晶体管的饱和电流的比成正的相关关系。为此，例如，就会产生以下的问题，即第一存取晶体管TrA1的饱和电流值比第二存取晶体管TrA2的饱和电流值小的情况下，使用第一存取晶体管TrA1写入的界限比使用第二存取晶体管TrA2情况的低。
这样的问题，不只发生在静态随机访问存储器上，只要是特性有必要同一的具有复数个晶体管的半导体装置上都会产生。
发明内容
本发明，是鉴于上述问题而发明的，其目的在于提供能够使复数个晶体管的特性接近的半导体装置及其制造方法。
(为解决课题的方法)
本发明的第一半导体装置，是具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管的半导体装置，上述第一金属绝缘体半导体晶体管，包括是半导体衬底的一部分的，形成在被元件隔离区域所围的第一半导体区域的第一源·漏极区域，和形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度的第一栅极电极；上述第二金属绝缘体半导体晶体管，包括是上述半导体衬底的一部分的，形成在被元件隔离区域所围的第二半导体区域的第二源·漏极区域，和形成在上述第二半导体区域上，具有第二栅极长度及第二栅极宽度的第二栅极电极；上述第一栅极电极和上述第二栅极电极由共同的膜形成，上述第一栅极宽度，比上述第二栅极宽度要宽，上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极长度方向的宽度要窄。
根据本发明的第一半导体装置，通过将栅极长度方向的半导体区域的宽度比第二金属绝缘体半导体晶体管窄的第一金属绝缘体半导体晶体管的栅极宽度相对增大，由于来自元件隔离区域的应力能够补全第一金属绝缘体半导体晶体管的饱和电流的减小。由此，能够缩小第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管的特性差。
在本发明的第一半导体装置中，上述第一栅极长度和上述第二栅极长度，实质上可以一样长。
在本发明的第一半导体装置中，上述第一栅极长度，可以比上述第二栅极长度短。
在本发明的第一半导体装置中，上述第一金属绝缘体半导体晶体管，还包括形成在上述第一半导体区域中上述第一栅极电极下面的第一沟道区域，上述第二金属绝缘体半导体晶体管，还包括形成在上述第二半导体区域中上述第二栅极电极下面的第二沟道区域，上述第一沟道区域中的杂质浓度，可以比上述第二沟道区域中的杂质浓度低。这种情况下，能够进一步提高第一金属绝缘体半导体晶体管的饱和电流值。
本发明的第二半导体装置，是具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管的半导体装置，上述第一金属绝缘体半导体晶体管，包括是半导体衬底的一部分的，形成在被元件隔离区域所围的第一半导体区域的第一源·漏极区域，和形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度的第一栅极电极；上述第二金属绝缘体半导体晶体管，包括是上述半导体衬底的一部分的，形成在被元件隔离区域所围的第二半导体区域的第二源·漏极区域，和形成在上述第二半导体区域上，具有第二栅极长度及第二栅极宽度的第二栅极电极；上述第一栅极电极和上述第二栅极电极由共同的膜形成，上述第一栅极长度，比上述第二栅极长度要短，上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极长度方向的宽度要窄。
根据本发明的第二半导体装置，通过将栅极长度方向的半导体区域的宽度比第二金属绝缘体半导体晶体管窄的第一金属绝缘体半导体晶体管的栅极长度相对缩短，由于来自元件隔离区域的应力能够补全第一金属绝缘体半导体晶体管的饱和电流的减小。由此，能够缩小第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管的特性差。
在本发明的第二半导体装置中，上述第一栅极宽度和上述第二栅极宽度，实质上可以一样宽。
在本发明的第二半导体装置中，从上述第一栅极电极端部到上述第一半导体区域端部为止的距离，可以比从上述第二栅极电极端部到上述第二半导体区域端部为止的距离短。
在本发明的第二半导体装置中，上述第一金属绝缘体半导体晶体管，还包括形成在上述第一半导体区域中上述第一栅极电极下面的第一沟道区域，上述第二金属绝缘体半导体晶体管，还包括形成在上述第二半导体区域中上述第二栅极电极下面的第二沟道区域，上述第一沟道区域中的杂质浓度，可以比上述第二沟道区域中的杂质浓度低。
本发明的第三半导体装置，是具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管的半导体装置，上述第一金属绝缘体半导体晶体管，包括是半导体衬底的一部分的，形成在被元件隔离区域所围的第一半导体区域的第一源·漏极区域，形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度的第一栅极电极，和形成在上述第一半导体区域中上述第一栅极电极下面的第一沟道区域；上述第二金属绝缘体半导体晶体管，包括是上述半导体衬底的一部分的，形成在被元件隔离区域所围的第二半导体区域的第二源·漏极区域，形成在上述第二源·漏极区域上，具有第二栅极长度及第二栅极宽度的第二栅极电极，和形成在上述第二半导体区域中上述第二栅极电极下面的第二沟道区域；上述第一栅极电极和上述第二栅极电极由共同的膜形成，上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极宽度方向的宽度窄，上述第一沟道区域的杂质浓度，比上述第二沟道区域的杂质浓度低。
根据本发明的第三半导体装置，通过将栅极长度方向的半导体区域的宽度比第二金属绝缘体半导体晶体管窄的第一金属绝缘体半导体晶体管的沟道区域杂质浓度降低，由于来自元件隔离区域的应力能够抑制第一金属绝缘体半导体晶体管的阈值电压的上升。由此，能够缩小第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管的特性差。
在本发明的第三半导体装置中，上述第一栅极宽度和上述第二栅极宽度，实质上可以一样宽，上述第一栅极长度和上述第二栅极长度，实质上可以一样长。
在本发明的第一至第三半导体装置中，从上述第一栅极电极到上述第一半导体区域的距离(最短距离)，可以比从上述第二栅极电极到上述第二半导体区域端部的距离(最短距离)短。
在本发明的第一至第三半导体装置中，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，可以设计为使饱和电流值相同。
在本发明的第一至第三半导体装置中，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，可以是N型金属绝缘体半导体晶体管。
在本发明的第一至第三半导体装置中，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，可以构成静态随机访问存储器。
在本发明的第一至第三半导体装置中，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，可以是存取晶体管。
-发明的效果-
根据本发明，能够缩小第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管的特性差。
附图说明
图1，是表示本发明第一实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。
图2，是表示切出图1中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
图3，是表示本发明第二实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。
图4，是表示切出图3中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
图5(a)，是表示本发明第三实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。
图5(b)，是表示图5(a)所示的B-B线剖面图。
图6(a)至图6(d)，是表示本发明第三实施方式所涉及半导体装置的制造工序的图。
图7，是表示以前的的具有两通道型静态随机访问存储器半导体装置的概略平面图。
图8，是表示切出图7中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
(符号说明)
TrA1～TrA4 存取晶体管
TrD1、TrD2 驱动晶体管
TrL1、TrL4 负荷晶体管
G1～G4 栅极布线
RP1～RP4、RN1、RN2 p型半导体区域
11 半导体衬底
12 元件隔离区域
13 p阱
14a、14b 沟道区域
15 栅极绝缘膜
16 栅极布线
17 侧壁
21 抗蚀膜
22 抗蚀膜
具体实施方式
(考察结果)
以下，就两通道型静态随机访问存储器，说明第一存取晶体管TrA1和第二存取晶体管TrA2的特性变化的理由。在此，再一次参照表示以前两通道型静态随机访问存储器的构成的图7。
如图7所示，第一半导体区域RP1，在静态随机访问存储器Mem1、Mem2各自当中由第一存取晶体管TrA1而被共有。
对此，第二半导体区域RP2，在静态随机访问存储器Mem1、Mem2各自当中，由第一存取晶体管TrA1及第二存取晶体管TrA2被共有。为此，第二半导体区域RP2的栅极长度方向的长度，比第一半导体区域RP1的栅极长度方向的长度要长。再有，静态随机访问存储器Mem1、Mem2的两侧(图中的上下方向)相邻设置了其他单元的情况下，第二半导体区域RP2，延长到这些单元内。这种情况下，第二半导体区域RP2的栅极长度方向长度和第一半导体区域RP1的栅极长度方向的长度的差就会变大。
图8，是表示切出图7中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
如图8所示，从栅极布线G1到第一半导体区域RP1的栅极长度方向端部的距离F1a、F1b，例如为220nm、500nm。
另一方面，从栅极布线G1到第二半导体区域RP2的栅极长度方向端部的距离F2a、F2b，为30μm以上非常大的值。
并且，第一存取晶体管TrA1的栅极电极(栅极布线G1)的栅极长度L1和第二存取晶体管TrA2的栅极电极(栅极布线G1)的栅极长度L2，为同一尺寸。
还有，第一半导体区域RP1的栅极宽度方向的宽度和第二半导体区域RP2的栅极宽度方向的宽度为同一尺寸。因此，第一存取晶体管TrA1的栅极电极(栅极布线G1)的栅极宽度W1和第二存取晶体管TrA2的栅极电极(栅极布线G1)的栅极宽度W2，也为同一尺寸。
在此，晶体管特性，由于来自元件隔离区域影响到半导体区域的应力而发生改变。也就是，只要第一半导体区域RP1和第二半导体区域RP2的栅极长度方向的长度不同，加在第一存取晶体管TrA1的应力和加在第二存取晶体管TrA2的应力就不同，两个晶体管的晶体管特性也就不同。
也就是，因为距离F1a、F1b比距离F2a、F2b短，所以，元件隔离区域加在沟道上的压力，加在第一存取晶体管TrA1的应力比加在第二存取晶体管TrA2的应力大。因此，第一存取晶体管TrA1中，与第二存取晶体管TrA2相比，例如，阈值电压增高50mV，饱和电流值约降低10％。
基于以上的考察，考虑出在从栅极电极端部到半导体区域端部为止的距离不同的复数个晶体管中，调整特性变动的方法。
(第一实施方式)
以下，就本发明的第一实施方式所涉及的半导体装置参照附图说明。
图1，是表示本发明第一实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。尚，图中，表示了半导体区域及栅极电极，省略了接线柱配线等的表示。
如图1所示，本实施方式的两通道型静态随机访问存储器，各自构成一个位的静态随机访问存储器元件Mem1及静态随机访问存储器元件Mem2，具有以A-A线为界限而相邻连接的结构。静态随机访问存储器元件Mem1及静态随机访问存储器元件Mem2各自中的晶体管，以A-A线为对称轴线对称排列。
静态随机访问存储器元件Mem1，是由N型金属绝缘体半导体晶体管制成的四个存取晶体管TrA1、TrA2、TrA3、TrA4，N型金属绝缘体半导体晶体管制成的两个驱动晶体管TrD1、TrD2，以及p型金属绝缘体半导体晶体管制成的两个负荷晶体管TrL1、TrL2所构成。
静态随机访问存储器元件Mem1中各晶体管的排列，成为以下的形式。静态随机访问存储器元件Mem1中，排列了p型半导体区域RP1、PR2、PR3、PR4及N型半导体区域RN1、RN2。各半导体区域RP1、PR2、PR3、PR4、RN1、RN2，由元件隔离区域STI包围，相互被分离。
第一半导体区域RP1上，形成了第一栅极布线G1。第一栅极布线G1，延伸到第二半导体区域RP2上。第一栅极布线G1，在第一半导体区域RP1上成为第一存取晶体管TrA1的栅极电极，在第二半导体区域RP2上成为第二存取晶体管TrA2的栅极电极。尚，尽管没有标注符号，在第一半导体区域RP1及第二半导体区域RP2中位于第一栅极布线G1的侧边的位置部分上，形成了成为激活区域的n型源·漏极区域。
第三半导体区域RP3上，形成了第二栅极布线G2。第二栅极布线G2，延伸到第四半导体区域RP4上。第二栅极布线G2，在第三半导体区域RP3上成为第三存取晶体管TrA3的栅极电极，在第四半导体区域RP4上成为第四存取晶体管TrA4的栅极电极。尚，尽管没有标注符号，在第三半导体区域RP3及第四半导体区域RP4中位于第二栅极布线G2的侧边的位置部分上，形成了成为激活区域的n型源·漏极区域。也就是，半导体区域RP1至RP4上，存在着p型杂质。
在此，第一存取晶体管TrA1及第三存取晶体管TrA3中，栅极长度60nm，栅极宽度(半导体区域RP1、RP3的栅极宽度方向的长度)200nm。还有，第二存取晶体管TrA2及第四存取晶体管TrA4中，栅极长度60nm，栅极宽度(半导体区域RP2、RP4的栅极宽度方向的长度)180nm。
第二半导体区域RP2上，形成了第三栅极布线G3。第三栅极布线G3，在第二半导体区域RP2上，成为第一驱动晶体管TrD1的栅极电极。另一方面，在第四半导体区域RP4上形成了第四栅极布线G4。第四栅极布线G4，在第四半导体区域RP4上，成为第二驱动晶体管TrD2的栅极电极。尚，尽管没有标注符号，在第二半导体区域RP3中位于第三栅极布线G3的侧边的位置部分上，形成了成为激活区域的n型源·漏极区域，在第四半导体区域RP4中位于第四栅极布线G4的侧边的位置部分上，也形成了成为激活区域的n型源·漏极区域。在此，第一驱动晶体管TrD1及第二驱动晶体管TrD2中，栅极长度60nm，栅极宽度(半导体区域RP2、RP4的栅极宽度方向的长度)180nm。
第三栅极布线G3，延伸到第五半导体区域RN1上。第三栅极布线G3，在第五半导体区域RN1上成为第一负荷晶体管TrL1的栅极电极。另一方面，第四栅极布线G4，在第六半导体区域RN2上成为第二负荷晶体管TrL2的栅极电极。尚，尽管没有标注符号，在第五半导体区域RN1中位于第三栅极布线G3的侧边的位置部分及第六半导体区域RN2中位于第四栅极布线G4的侧边的位置部分上，形成了成为激活区域的n型源·漏极区域。也就是，半导体区域RN1、RN2上，形成了p型源·漏极区域，在源极和漏极之间的沟道区域上，存在着n型杂质。还有，第一负荷晶体管TrL1及第二负荷晶体管TrL2中，栅极长度60nm，栅极宽度120nm(半导体区域RN1、RN2的栅极宽度方向的长度)。
本实施方式的半导体装置中，第一半导体区域RP1及第三半导体区域RP3的栅极宽度方向的宽度为200nm，第二半导体区域RP2及第四半导体区域RP4的栅极宽度方向的宽度为180nm，第五半导体区域RN1及第六半导体区域RN2的栅极宽度方向的宽度为120nm。也就是，以确保这些宽度的方式下，形成了元件隔离区域STI。
如图1所示，第一半导体区域RP1，在静态随机访问存储器元件Mem1、Mem2的各自中通过第一存取晶体管TrA1被共有。
对此，第二半导体区域RP2，在静态随机访问存储器元件Mem1、Mem2的各自中，通过第二存取晶体管TrA2及第一驱动晶体管TrD1被共有。为此，第二半导体区域RP2的栅极长度方向的长度，就比第一半导体区域RP1的栅极长度方向的长度要长。再有，在静态随机访问存储器元件Mem1、Mem2的两侧(图中的上下方向的两侧)近邻排列其他元件的情况下，第二半导体区域，也延长到这些元件内。这种情况下，第二半导体区域RP2的栅极长度方向的长度和第一半导体区域RP1的栅极长度方向的长度的差就成为大的差。
图2，是表示切出图1中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
如图2所示，从栅极布线G1的端部，到第一半导体区域RP1的栅极长度方向的端部的距离F1a、F1b，例如为220nm、500nm。
另一方面，从栅极布线G1，到第二半导体区域RP2的栅极长度方向的端部的距离F2a、F2b，例如为30μm以上的非常大的值。
并且，第一存取晶体管TrA1中的栅极电极(栅极布线G1)的栅极长度L1和第二存取晶体管TrA2中的栅极电极(栅极布线G1)的栅极长度L2为相同的尺寸。
本实施方式中，为了使第一存取晶体管TrA1的栅极宽度W1比第二存取晶体管TrA2的栅极宽度W2大近似10％，所以将第一存取晶体管TrA1的栅极宽度制成为200nm，将第二存取晶体管TrA2的栅极宽度制成为180nm。
只要根据本实施方式，就能够使第一存取晶体管TrA1的饱和电流值和第二存取晶体管TrA2的饱和电流值基本相等。也就是，如图8所示的以前构成中，第一存取晶体管TrA1和第二存取晶体管TrA2，栅极长度和栅极宽度为相同尺寸。这种情况下，由于来自元件隔离区域的应力，第一存取晶体管TrA1的饱和电流值比第二存取晶体管TrA2的饱和电流值约降低10％。对此，本实施方式中，将第一存取晶体管TrA1的栅极宽度W1与第二存取晶体管TrA2的栅极宽度W2相比大约宽10％，所以，补全了由于来自元件隔离区域的应力而产生的饱和电流值的降低，能够使两个晶体管的饱和电流值基本相等。由此，两个晶体管的特性差也就得到了降低。
尚，本实施方式中，第一存取晶体管TrA1的饱和电流值，比第二存取晶体管TrA2的饱和电流值约降低10％的情况下，这两个晶体管的栅极宽度也相差了10％。然而，在两个晶体管之间，饱和电流相差多大程度，是由半导体区域的宽度(图2所示的F1a、F1b、F2a、F2b值)的不同而不同。对此，相应于饱和电流值的不同的比例，只要使晶体管的栅极宽度不同即可。具体地讲，第一存取晶体管TrA1的饱和电流值，比第二存取晶体管TrA2的饱和电流值最大降低20％的情况中，将第一存取晶体管TrA1的栅极长度，制成比第二存取晶体管TrA2的栅极长度缩短20％即可。
尚，本实施方式中，就第一存取晶体管TrA1及第二存取晶体管TrA2进行了说明，但是，第三存取晶体管TrA3以及第四存取晶体管TrA4的情况也是一样，但是通过将第三存取晶体管TrA3的栅极宽度制得比第四存取晶体管TrA4的栅极宽度大10％，所以可使饱和电流值基本相等。
(第二实施方式)
以下，就本发明的第二实施方式所涉及的半导体装置参照附图说明。
图3，是表示本发明第二实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。尚，图中，表示了半导体区域及栅极电极，省略了接线柱配线等的表示。
如图3所示，本实施方式的两通道型静态随机访问存储器中，各栅极布线及半导体区域的排列自身，与第一实施方式一样。本实施方式的半导体装置中与第一实施方式相同的部分的说明省略。
对于第一实施方式中的第一存取晶体管TrA1及第二存取晶体管TrA2中的栅极宽度不同而言，本实施方式中，栅极长度不同。以下，进行具体说明。
本实施方式的半导体装置中，第一栅极布线G1，在第一半导体区域RP1上成为第一存取晶体管TrA1的栅极电极G1a，在第二半导体区域RP2上成为第二存取晶体管TrA2的栅极电极G1b。
还有，第二栅极布线G2，在第三半导体区域RP3上成为第三存取晶体管TrA3的栅极电极G2a，在第四半导体区域RP4上成为第四存取晶体管TrA4的栅极电极G2b。
在此，将第一存取晶体管TrA1的栅极电极G1a的栅极长度，制成为比第二存取晶体管TrA2的栅极电极G1b的栅极长度短。还有，将第三存取晶体管TrA3的栅极电极G2a的栅极长度，也制得比第四存取晶体管TrA4的栅极电极G2b的栅极长度短。另一方面，各存取晶体管TrA1至TrA4的栅极宽度，制得一样宽。
图4，是表示切出图3中构成第一存取晶体管TrA1及第二存取晶体管TrA2的栅极电极及半导体区域的概略平面图。
如图4所示，从位于第一半导体区域RP1上的栅极布线G1的端部，到第一半导体区域RP1的栅极长度方向的端部的距离F1a、F1b，例如为220nm、500nm。
另一方面，从位于第二半导体区域RP2上的栅极布线G1的端部，到第二半导体区域RP2的栅极长度方向的端部的距离F2a、F2b，例如为30μm以上的非常大的值。
并且，第一存取晶体管TrA1的栅极电极G1a的栅极宽度W1和第二存取晶体管TrA2的栅极电极G1b的栅极宽度W2为相同的尺寸。
本实施方式中，第一存取晶体管TrA1的栅极电极G1a的栅极长度L1比第二存取晶体管TrA2的栅极电极G1b的栅极长度宽L2约短10％。具体地讲，第一栅极布线G1中，成为栅极电极G1a部分的栅极长度L1制成为54nm，成为栅极电极G1b部分的栅极长度L2制成为60nm。
只要根据本实施方式，就能够使第一存取晶体管TrA1的饱和电流值和第二存取晶体管TrA2的饱和电流值基本相等。也就是，如图8所示的以前构成中，第一存取晶体管TrA1和第二存取晶体管TrA2，栅极长度和栅极宽度为相同尺寸。这种情况下，由于来自元件隔离区域的应力，第一存取晶体管TrA1的饱和电流值比第二存取晶体管TrA2的饱和电流值约降低10％。对此，本实施方式中，因为第一存取晶体管TrA1的栅极长度L1与第二存取晶体管TrA2的栅极长度L2相比大约短10％，所以，补全了由于来自元件隔离区域的应力而产生的饱和电流值的降低，能够使两个晶体管的饱和电流值基本相等。由此，两个晶体管的特性差也就得到了降低。
尚，本实施方式中，第一存取晶体管TrA1的饱和电流值，比第二存取晶体管TrA2的饱和电流值约降低10％的情况下，这两个晶体管的栅极长度也相差了约10％。然而，在两个晶体管之间，饱和电流相差多大程度，是由半导体区域的宽度(图2所示的F1a、F1b、F2a、F2b值)的不同而不同。对此，只要对应于饱和电流值的不同的比例差部分，使晶体管的栅极长度不同即可。具体地讲，第一存取晶体管TrA1的饱和电流值，比第二存取晶体管TrA2的饱和电流值最大降低20％的情况中，将第一存取晶体管TrA1的栅极长度，制成比第二存取晶体管TrA2的栅极长度缩短20％即可。
尚，本实施方式中，就第一存取晶体管TrA1及第二存取晶体管TrA2进行了说明，但是，第三存取晶体管TrA3以及第四存取晶体管TrA4的情况也是一样，但是通过将第三存取晶体管TrA3的栅极宽度制得比第四存取晶体管TrA4的栅极宽度大10％，所以可使饱和电流值基本相等。
(第三实施方式)
以下，就本发明的第三实施方式所涉及的半导体装置参照附图说明。
图5(a)，是表示本发明第三实施方式所涉及的具有两通道型静态随机访问存储器半导体装置的概略平面图。尚，图中，表示了半导体区域及栅极电极，省略了接线柱配线等的表示。
如图5(a)所示，本实施方式的两通道型静态随机访问存储器中，各栅极布线及半导体区域的排列自身，与第一实施方式一样。本实施方式的半导体装置中与第一实施方式相同的部分的说明省略。
对于第一实施方式中的第一存取晶体管TrA1及第二存取晶体管TrA2中的栅极宽度不同而言，本实施方式中，在沟道中注入不同的杂质浓度。以下，进行具体说明。
图5(b)，是表示图5(a)所示的B-B线剖面图。如图5(b)所示，本实施方式的半导体装置中，半导体衬底11中第一半导体区域RP1及第二半导体区域RP2，由元件隔离区域12分划。半导体衬底11中的上部，形成了p阱13。第一半导体区域RP1及第二半导体区域RP2的半导体衬底11的上面，形成了栅极绝缘膜15。从第一半导体区域RP1及第二半导体区域RP2的栅极绝缘膜15上经过其周围的元件隔离区域12的上面，形成了栅极布线16。在栅极布线16的侧面上，形成了侧壁17。
半导体衬底11中的第一半导体区域RP1上，形成了沟道区域14a。沟道区域14a上，注入了浓度为1.9×1018cm-3的p型杂质。另一方面，半导体衬底11中的第二半导体区域RP2上，形成了沟道区域14b。沟道区域14b上，注入了浓度为2.0×1018cm-3的p型杂质。也就是，将沟道区域14a的杂质浓度(最高浓度)形成为比沟道区域14b的杂质浓度低5％。
本实施方式中，就能够使第一存取晶体管TrA1的饱和电流值和第二存取晶体管TrA2的饱和电流值基本相等。也就是，如图8所示的以前构成中，第一存取晶体管TrA1和第二存取晶体管TrA2，栅极长度和栅极宽度为相同尺寸。这种情况下，由于来自元件隔离区域的应力，第一存取晶体管TrA1的阈值电压比第二存取晶体管TrA2的阈值电压约上升50mV。对此，本实施方式中，因为第一存取晶体管TrA1的沟道区域14a的杂质浓度比第二存取晶体管TrA2的沟道区域14b的杂质浓度低约5％，所以，抑制了由于来自元件隔离区域的应力而产生的阈值电压上升，能够使两个晶体管的饱和电流值基本相等。由此，两个晶体管的特性差也就得到了降低。
尚，本实施方式的半导体装置中，第一存取晶体管TrA1的阈值电压，比第二存取晶体管TrA2的阈值电压上升约50mV的情况下，是将这两个沟道区域的杂质浓度相差了5％。然而，在这两个晶体管之间，饱和电流所相差的程度，由于半导体区域的宽度(图4所示的F1a、F1b、F2a、F2b值)的不同而不同。对此，对应与阈值电压的相差值，只要使晶体管的杂质浓度不同即可。具体地讲，第一存取晶体管TrA1的阈值电压，比第二存取晶体管TrA2的阈值电压最大上升100mV。这种情况下，将第一存取晶体管TrA1的沟道区域的杂质浓度，比第二存取晶体管TrA2的沟道区域的杂质浓度降低10％即可。
接下来，就本实施方式的半导体装置的制造方法，参照附图予以说明。图6(a)至图6(d)，是表示本发明第三实施方式所涉及半导体装置的制造工序的图。本实施方式的制造方法中，首先，由图6(a)所示工序，在半导体衬底11的上部，将p型杂质的硼(B)，通过以注入能量250keV、注入量1.0×1013ions/cm2的条件注入，形成p阱13。其后，再通过在半导体衬底11上形成槽用绝缘膜埋住，形成STI构造的元件隔离区域12。由这个元件隔离区域12，半导体衬底11的第一半导体区域RP1及第二半导体区域RP2相互分离。
接下来，由图6(b)所示工序，半导体衬底11上形成抗蚀膜21，在抗蚀膜21上，形成露出第二半导体区域RP2的开口21a。其后，以抗蚀膜21为掩模，通过进行注入能量10keV、注入量4.0×1012ions/cm2的条件的硼离子注入，在第二半导体区域RP2上形成沟道区域14b。
接下来，由图6(c)所示工序，半导体衬底11上形成抗蚀膜22，在抗蚀膜22上，形成露出第一半导体区域RP1的开口22a。其后，以抗蚀膜22为掩模，通过进行注入能量10keV、注入量3.8×1012ions/cm2的条件的硼离子注入，在第一半导体区域RP1上形成沟道区域14a。
接下来，由图6(d)所示工序，在第一半导体区域RP1及第二半导体区域RP2的半导体衬底11表面上，形成由硅氧化膜等形成的栅极绝缘膜15。其后，从栅极绝缘膜15之上经过其周围的元件隔离区域12上面，形成多晶硅等形成的栅极布线16。再有，在栅极布线16的侧面上，形成由硅氮化膜等形成的侧壁17。通过以上的工序，能够形成本实施方式的半导体装置。
本实施方式的制造方法中，因为第一存取晶体管TrA1的沟道区域14a的注入量与第二存取晶体管TrA2的沟道区域14b的注入量相比，低约5％，所以，抑制了由于来自元件隔离区域的应力产生的阈值电压上升，可以使两个晶体管的饱和电流值基本为等值。由此，能够降低两个晶体管的特性差。
尚，本实施方式的制造方法中，第一存取晶体管TrA1的阈值电压值，比第二存取晶体管TrA2的阈值电压值上升50mV的情况下，这两个沟道区域的注入量相差5％。因此，两个晶体管之间，阈值电压相差多大程度，由半导体区域的宽度而定。对此，对应于阈值电压的不同值，只要使沟道区域的注入量不同即可。具体而言，第一存取晶体管TrA1的阈值电压，比第二存取晶体管TrA2的阈值电压最大上升约100mV。这种情况下，将第一存取晶体管TrA1的沟道区域的注入量比第二存取晶体管TrA2的注入量降低10％即可。
(其他的实施方式)
上述实施方式中，是将栅极长度或沟道区域的杂质的值分别加以了说明。然而，本发明中，是这些形态的组合亦可。具体而言，将第一存取晶体管TrA1，与第二存取晶体管TrA2相比，制成栅极宽度宽，且栅极长度短亦可。这种情况下，在将第一存取晶体管TrA1的沟道区域杂质浓度，制得比第二存取晶体管TrA2的沟道区域杂质浓度低亦可。还有，将第一存取晶体管TrA1，与第二存取晶体管TrA2相比，制成为栅极宽度宽，且沟道区域杂质浓度低亦可。再有，将第一存取晶体管TrA1，与第二存取晶体管TrA2相比，制成为栅极长度短，且沟道区域杂质浓度低亦可。
还有，上述实施方式中，说明了静态随机访问存储器的存取晶体管。然而，本发明，只要是栅极宽度方向的长度不同的半导体区域上形成两个以上晶体管的情况，都能适用。
-产业上的利用可能性-
正如以上说明了的那样，本发明，对于包括栅极长度方向中从栅极电极端部到半导体区域端部为止的距离不同的复数个金属绝缘体半导体晶体管的半导体装置等是有用的。
Claims (14)
1.一种半导体装置，具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管，其特征为：
上述第一金属绝缘体半导体晶体管，包括：
第一源·漏极区域，是半导体衬底的一部分，形成在被元件隔离区域所围的第一半导体区域，和
第一栅极电极，形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度；
上述第二金属绝缘体半导体晶体管，包括：
第二源·漏极区域，是上述半导体衬底的一部分，形成在被上述元件隔离区域所围的第二半导体区域，和
第二栅极电极，形成在上述第二半导体区域上，具有第二栅极长度及第二栅极宽度；
上述第一栅极电极和上述第二栅极电极由共同的膜形成，
上述第一栅极宽度，比上述第二栅极宽度要宽，
上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极长度方向的宽度要窄。
2.根据权利要求1所述的半导体装置，其特征为：
上述第一栅极长度和上述第二栅极长度，实质上一样长。
3.根据权利要求1所述的半导体装置，其特征为：
上述第一栅极长度，比上述第二栅极长度要短。
4.根据权利要求1或2所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管，还包括形成在上述第一半导体区域中上述第一栅极电极下面的第一沟道区域，
上述第二金属绝缘体半导体晶体管，还包括形成在上述第二半导体区域中上述第二栅极电极下面的第二沟道区域，
上述第一沟道区域中的杂质浓度，比上述第二沟道区域中的杂质浓度低。
5.一种半导体装置，具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管，其特征为：
上述第一金属绝缘体半导体晶体管，包括：
第一源·漏极区域，是半导体衬底的一部分，形成在被元件隔离区域所围的第一半导体区域，和
第一栅极电极，形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度；
上述第二金属绝缘体半导体晶体管，包括：
第二源·漏极区域，是上述半导体衬底的一部分，形成在被上述元件隔离区域所围的第二半导体区域，和
第二栅极电极，形成在上述第二半导体区域上，具有第二栅极长度及第二栅极宽度；
上述第一栅极电极和上述第二栅极电极由共同的膜形成，
上述第一栅极长度，比上述第二栅极长度要短，
上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极长度方向的宽度要窄。
6.根据权利要求5所述的半导体装置，其特征为：
上述第一栅极宽度和上述第二栅极宽度，实质上一样宽。
7.根据权利要求5或6所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管，还包括形成在上述第一半导体区域中上述第一栅极电极下面的第一沟道区域，
上述第二金属绝缘体半导体晶体管，还包括形成在上述第二半导体区域中上述第二栅极电极下面的第二沟道区域，
上述第一沟道区域中的杂质浓度，比上述第二沟道区域中的杂质浓度低。
8.一种半导体装置，具有第一金属绝缘体半导体晶体管及第二金属绝缘体半导体晶体管，其特征为：
上述第一金属绝缘体半导体晶体管，包括：
第一源·漏极区域，是半导体衬底的一部分，形成在被元件隔离区域所围的第一半导体区域，
第一栅极电极，形成在上述第一半导体区域上，具有第一栅极长度及第一栅极宽度，和
第一沟道区域，形成在上述第一半导体区域中上述第一栅极电极下面；
上述第二金属绝缘体半导体晶体管，包括：
第二源·漏极区域，是上述半导体衬底的一部分，形成在上述被元件隔离区域所围的第二半导体区域，
第二栅极电极，形成在上述第二源·漏极区域上，具有第二栅极长度及第二栅极宽度，和
第二沟道区域，形成在上述第二半导体区域中上述第二栅极电极下面；
上述第一栅极电极和上述第二栅极电极由共同的膜形成，
上述第一半导体区域的栅极长度方向的宽度，比上述第二半导体区域的栅极宽度方向的宽度窄，
上述第一沟道区域的杂质浓度，比上述第二沟道区域的杂质浓度低。
9.根据权利要求8所述的半导体装置，其特征为：
上述第一栅极宽度和上述第二栅极宽度，实质上一样宽，
上述第一栅极长度和上述第二栅极长度，实质上一样长。
10.根据权利要求1、5、8中任何一项所述的半导体装置，其特征为：
从上述第一栅极电极到上述第一半导体区域端部的距离，比从上述第二栅极电极到上述第二半导体区域端部的距离短。
11.根据权利要求1、5、8中任何一项所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，设计为使饱和电流值相同。
12.根据权利要求1、5、8中任何一项所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，是N型金属绝缘体半导体晶体管。
13.根据权利要求1、5、8中任何一项所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，构成静态随机访问存储器。
14.根据权利要求13所述的半导体装置，其特征为：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管，是存取晶体管。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111554335A (zh) * | 2020-05-28 | 2020-08-18 | 上海华力集成电路制造有限公司 | 双端口静态随机存取内存 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4278338B2 (ja) * | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7839697B2 (en) * | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
| JP5588298B2 (ja) * | 2010-10-14 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| KR20120047596A (ko) * | 2010-11-04 | 2012-05-14 | 삼성전자주식회사 | 반도체 소자의 배선 구조 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232168A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体記憶装置 |
| JP4565700B2 (ja) * | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4885365B2 (ja) * | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6552923B2 (en) * | 2000-06-13 | 2003-04-22 | Texas Instruments Incorporated | SRAM with write-back on read |
| JP2003152111A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003218238A (ja) * | 2001-11-14 | 2003-07-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4278338B2 (ja) * | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004047529A (ja) * | 2002-07-09 | 2004-02-12 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004103851A (ja) * | 2002-09-10 | 2004-04-02 | Renesas Technology Corp | スタティック型半導体記憶装置 |
| JP3848248B2 (ja) * | 2002-12-17 | 2006-11-22 | 株式会社東芝 | Ｓｒａｍセルおよびそれを用いたメモリ集積回路 |
| KR100468780B1 (ko) * | 2002-12-18 | 2005-01-29 | 삼성전자주식회사 | 더블 포트 반도체 메모리 장치 |
| US7023056B2 (en) * | 2003-11-26 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| US7002258B2 (en) * | 2003-12-03 | 2006-02-21 | Arm Physical Ip, Inc. | Dual port memory core cell architecture with matched bit line capacitances |
| JP2005175415A (ja) * | 2003-12-05 | 2005-06-30 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路デバイスとその製造方法 |
| US20050253287A1 (en) * | 2004-05-11 | 2005-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-port SRAM cell structure |
| US7365432B2 (en) * | 2004-08-23 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| JP4578329B2 (ja) * | 2005-06-03 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7405994B2 (en) * | 2005-07-29 | 2008-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual port cell structure |
| US7483332B2 (en) * | 2005-08-11 | 2009-01-27 | Texas Instruments Incorporated | SRAM cell using separate read and write circuitry |
| US7512017B2 (en) * | 2005-12-21 | 2009-03-31 | Intel Corporation | Integration of planar and tri-gate devices on the same substrate |
| US7400523B2 (en) * | 2006-06-01 | 2008-07-15 | Texas Instruments Incorporated | 8T SRAM cell with higher voltage on the read WL |
| US7440356B2 (en) * | 2006-07-13 | 2008-10-21 | Lsi Corporation | Modular design of multiport memory bitcells |
| US7839697B2 (en) * | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
| US7535751B2 (en) * | 2007-02-12 | 2009-05-19 | Taiwan Semioconductor Manufacturing Co., Ltd. | Dual-port SRAM device |
| US7738282B2 (en) * | 2007-02-15 | 2010-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cell structure of dual port SRAM |
| US7671422B2 (en) * | 2007-05-04 | 2010-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pseudo 6T SRAM cell |
-
2006
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Cited By (1)
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