CN101064309A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。为了防止场效应晶体管的电击穿而隔着场氧化膜形成在N－型漏极区域上的静电放电保护元件和保护电阻器，分别构成为一个或多个第一层的N+型多晶硅区域和第二层的P+型多晶硅区域的堆叠型双向齐纳二极管、以及一个或多个第一层的N+型电阻器层和第二层的N+型电阻器层的堆叠型电阻器。多个第一层的N+型多晶硅区域的一端连接到外部栅电极端子，而另一端连接到源电极。多个第一层的N+型电阻器层的一端连接到栅电极，而另一端连接到外部栅电极端子。通过使用形成异质半导体区域和栅电极的半导体膜，分别形成第一层和第二层的半导体区域。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
作为本发明背景的传统技术，存在专利文献1所示的日本特开平H6-342915号公报“MOS Type Power Semiconductor DeviceIncluding Protection Element and Manufacturing Method Thereof(包含保护元件的MOS型功率半导体装置及其制造方法)”中所记载的半导体装置。专利文献1中所记载的半导体装置不仅包括用于释放施加给暴露于外部的外部栅电极端子的静电的机构，而且还包括栅电极端子中用于对栅电极进行静电保护的具有较大表面电阻(sheet resistance)的电阻器，从而使得可以有效地防止由于静电而引起的栅绝缘膜(gate insulating film)的击穿。
具体地，在专利文献1中，当人体等带有静电的物体与半导体装置的外部栅电极端子接触时，通过作为用于对静电进行放电的机构即静电放电保护元件而设置的双向齐纳二极管(bidirectional Zener diode)，在旁路(bypass)栅电极的同时，将静电从外部栅电极端子释放到处于地电位的源电极。同时，施加给外部栅电极端子的一部分静电通过用于防护静电的电阻器进入栅电极，然后扩散到栅电极内部。然而，在专利文献1所记载的传统技术中，使形成电阻器的半导体薄膜的表面电阻大于形成栅电极的半导体薄膜的表面电阻。以这样的一种方式，将进入了栅电极的静电快速扩散到栅电极中以降低静电密度，从而防止向栅绝缘膜施加高电场，并且防止了栅绝缘膜的击穿。
发明内容
通常，为了提高半导体装置对静电的承受能力，需要充分增大用作静电放电保护元件的双向齐纳二极管的接合面积，并且需要充分减小静电放电保护元件击穿(breakdown)后的内部电阻。而且，需要以一定的自由度设置用于防止静电进入的电阻器，其中为了获得这种半导体装置的静电承受能力可以将电阻值设置成所希望的较大值。
在上述专利文献1的传统技术中，目标半导体装置是功率MOS型场效应晶体管。而且，通过使用单层多晶硅(poly-Si)层，形成作为静电放电保护元件的双向齐纳二极管和用于防止静电进入(即，用于保护栅电极)的保护电阻器。因此，以在有关的单层的同一层中形成的N+型多晶硅层、P+型多晶硅层和N+型多晶硅层的各侧表面相互接触的方式，通过形成PN结来构成双向齐纳二极管。因此，通过单层多晶硅(poly-Si)的厚度，调节决定双向齐纳二极管的接合部分的接合面积的高度。
而且，一般地，在半导体装置的芯片平面(chip plane)的布局方面，通常几乎整个芯片平面的区域都被接地的源级单元(source cell)区域所覆盖，而暴露于外部且连接到栅电极的外部栅电极端子区域(即，栅极接合垫(gate bonding pad，GP)区域)非常小。因此，需要在外部栅电极端子区域周围的极小的面积中，形成静电放电保护元件的双向齐纳二极管。因此，需要在极大的程度上确保决定双向齐纳二极管的接合部分的接合面积的宽度。因此，存在以下问题：很难充分增大双向齐纳二极管的接合面积，很难充分减小静电放电保护元件击穿后的内部电阻，从而很难获得足够的半导体装置的静电承受能力。
同时，同样仅通过单层的多晶硅调节由多晶硅形成的这种静电进入保护电阻器的电阻值，因此存在以下问题：不能获得足够大的、能够使电阻器的表面电阻充分大于栅电极的表面电阻且能够使栅电极中的静电以所希望的速度快速扩散的电阻值。
考虑到上述问题做出了本发明。本发明的目的是提供一种作为异质结场效应晶体管的半导体装置，在该半导体装置中，可以在不引起制造步骤大幅增加的情况下，充分增大作为静电保护无源元件(passive element)的静电放电保护元件的双向齐纳二极管的接合面积，还充分增大用于防止静电进入栅电极(用于保护栅电极)的保护电阻器的电阻值，从而使得对静电的承受能力变大。本发明的目的还有提供一种上述半导体装置的制造方法。
为了解决上述问题，本发明的特征在于，通过相互交叠两层半导体区域，形成异质结晶体管的静电保护无源元件。
本发明提供一种半导体装置，该半导体装置包括：半导体基体；异质半导体区域，其与所述半导体基体的第一主面接触且由带隙与所述半导体基体不同的半导体材料形成；栅电极，其隔着栅绝缘膜形成在靠近所述异质半导体区域与所述半导体基体的接合部分的一部分处；源电极，其连接到所述异质半导体区域；以及漏电极，其连接到所述半导体基体。该半导体装置还包括：静电保护无源元件，其隔着场绝缘膜形成在所述半导体基体上，其中，由包括一个或多个第一层的半导体区域、一个或多个第二层的半导体区域、以及所述第一层的半导体区域和所述第二层的半导体区域相互垂直交叠且接触的接触区域的堆叠型半导体区域构成所述静电保护无源元件。
本发明提供一种制造半导体装置的半导体装置制造方法，其中该半导体装置具有：半导体基体；异质半导体区域，其与所述半导体基体的第一主面接触且由带隙与所述半导体基体不同的半导体材料形成；栅电极，其隔着栅绝缘膜形成在靠近所述异质半导体区域与所述半导体基体的接合部分的一部分处；源电极，其连接到所述异质半导体区域；以及漏电极，其欧姆连接到所述半导体基体。该半导体装置还包括隔着场绝缘膜形成在所述半导体基体上的静电保护无源元件。所述方法包括：场绝缘膜形成步骤，用于形成介于所述静电保护无源元件与所述半导体基体之间的所述场绝缘膜，使得所述场绝缘膜的膜厚比所述栅绝缘膜的膜厚厚；第一层半导体膜形成步骤，用于在形成所述异质半导体区域层时，通过使用相同的第一层半导体膜，分别在所述半导体基体和所述场绝缘膜上，形成所述异质半导体区域的半导体层和所述静电保护无源元件的第一层半导体区域的半导体层；以及第一层半导体膜分割步骤，用于将所形成的第一层半导体膜分割成多个预定区域，该多个预定区域是所述异质半导体区域和所述静电保护无源元件的一个或多个所述第一层半导体区域，其中，将预定导电类型的杂质引入通过在所述第一层半导体膜分割步骤中分割所述第一层半导体膜而形成的一个或多个所述第一层半导体区域中。
根据本发明的半导体装置，采用以下结构：通过相互交叠两层半导体区域，形成异质结晶体管的静电保护无源元件。因此，静电保护无源元件可以形成为以下模式：即使在芯片平面上这样有限的狭小的区域中也能获得对静电的足够承受能力。例如，可以使构成静电保护无源元件的双向齐纳二极管的接合面积足够大，由此可以使有关的静电放电元件击穿后的内部电阻足够小。从而获得可以提供对静电具有大的承受能力的半导体装置的效果。
附图说明
通过以下结合附图的说明和所附权利要求书，本发明的典型实施例将更加显而易见。应该理解，这些附图仅示出典型实施例，因此不应认为它们是对本发明范围的限制。通过使用以下附图更加具体和详细地说明本发明的典型实施例，其中：
图1是示意性示出根据本发明的半导体装置的第一实施例中的场效应晶体管的装置横截面的结构的横截面图；
图2是示意性示出根据本发明的半导体装置的第二实施例中的场效应晶体管的装置横截面的结构的横截面图；
图3是示意性示出根据本发明的半导体装置的第三实施例中的场效应晶体管的装置横截面的结构的横截面图；
图4是示出表示图1中的静电放电保护元件和场效应晶体管的连接状态的等效电路(equivalent circuit)的电路图；
图5是示出图1的保护电阻器进一步连接到图4的等效电路时的等效电路的电路图；
图6是示出根据本发明的第一实施例在制造半导体装置的第一步骤中的中间产品的横截面结构的例子的横截面图；
图7是示出根据本发明的第一实施例在制造半导体装置的第二步骤中的中间产品的横截面结构的例子的横截面图；
图8是示出根据本发明的第一实施例在制造半导体装置的第三步骤中的中间产品的横截面结构的例子的横截面图；
图9是示出根据本发明的第一实施例在制造半导体装置的第四步骤中的中间产品的横截面结构的例子的横截面图；
图10是示出根据本发明的第一实施例在制造半导体装置的第五步骤中的中间产品的横截面结构的例子的横截面图；
图11是示出根据本发明的第一实施例在制造半导体装置的第六步骤中的中间产品的横截面结构的例子的横截面图；
图12是示出根据本发明的第一实施例在制造半导体装置的第七步骤中的中间产品的横截面结构的例子的横截面图；
图13是示出根据本发明的第一实施例在制造半导体装置的第八步骤中的中间产品的横截面结构的例子的横截面图；
图14是示出根据本发明的第一实施例在制造半导体装置的第九步骤中的中间产品的横截面结构的例子的横截面图；
图15是示出根据本发明的第一实施例在制造半导体装置的第十步骤中的中间产品的横截面结构的例子的横截面图；
图16是示出根据本发明的第一实施例在制造半导体装置的第十一步骤中的中间产品的横截面结构的例子的横截面图；
图17是示出传统技术中的场效应晶体管的芯片平面的芯片平面布局图；以及
图18是示意性示出传统半导体装置中的场效应晶体管的装置横截面结构的横截面图。
具体实施方式
以下参照附图对根据本发明的半导体装置及其制造方法的最佳实施例进行详细说明。
第一实施例
通过使用图1对本发明第一实施例中的半导体装置的结构进行说明。图1是示意性示出根据本发明的半导体装置的第一实施例中的场效应晶体管的装置横截面的结构的横截面图。
结构例子
在图1的半导体装置100中，附图右侧部分示出异质结场效应晶体管50的单位单元(unit cell)。尽管实际上多个单位单元通过并联连接形成晶体管，但是通过使用该横截面结构作为代表对有关的晶体管进行说明。而且，附图的左侧部分示出作为静电保护无源元件在场氧化膜8即场绝缘膜上形成的静电放电保护元件60和保护电阻器70的结构。
首先，对构成图1的半导体装置100的异质结场效应晶体管50中的静电放电保护元件60和保护电阻器70的平面布局进行说明。
由构成静电放电保护元件60的双向齐纳二极管和用于防止静电进入(用于保护栅电极)的保护电阻器70所占用的异质结场效应晶体管50的半导体芯片的平面区域与传统技术中的场效应晶体管的情况类似。例如，如图17中的传统技术的半导体芯片的平面布局图所示，在包含暴露于外部的外部栅电极端子的外部栅电极端子区域(栅极接合垫(GP)区域)21的周围形成该区域。图17是示出传统技术中的场效应晶体管的芯片平面的芯片平面布局图。同样，在本发明的第一实施例中，作为与以上结构类似的结构，在外部栅电极端子区域(栅极接合垫(GP)区域)21周围的狭小区域中配置静电放电保护元件60的双向齐纳二极管和这种静电进入保护电阻器70。
具体地，如图17所示，几乎整个场效应晶体管芯片19的平面区域都被源级单元区域27所覆盖，并且需要在暴露于外部的用于连接栅电极的外部栅电极端子区域(栅极接合垫(GP)区域)21周围的极小的面积内，形成静电放电保护元件的双向齐纳二极管和用于防止静电进入的保护电阻器。具体地，形成如下结构：在外部栅电极端子区域21周围的狭小区域中，形成构成双向齐纳二极管的N+型多晶硅区域23、P+型多晶硅区域24和N+型多晶硅区域25以及用于防止静电进入的保护电阻器22。在这种情况下，N+型多晶硅区域23、P+型多晶硅区域24和N+型多晶硅区域25与构成图1的静电放电保护元件60的第一层的N+型多晶硅区域14和第二层的P+型多晶硅区域15相对应。而且，保护电阻器22与构成图1的保护电阻器70的第一层的N+型电阻器层9和第二层的N+型电阻器层12相对应。
这里，用作静电放电保护元件的双向齐纳二极管的一侧端子的N+型多晶硅区域23通过保护电阻器22经由栅极引线(gaterunner)26连接栅电极。同时，用作双向齐纳二极管的另一侧端子的N+型多晶硅区域25连接到源电极端子区域(源级垫(source pad)区域)20。
接着，对图1的半导体装置100的装置横截面的结构进行说明。
在图1的半导体装置100的装置横截面的结构中，在使用例如碳化硅(SiC)作为半导体材料的N-型高浓度(N+)SiC基片区域1的第一主面上，形成N-型低浓度(N-)SiC漏极区域2，并形成半导体基体。作为半导体基体的该N-型SiC漏极区域2由在N+型SiC基片区域1上生长的外延层构成。作为形成半导体基体的SiC，存在一些多晶型(多晶形式)。这里，使用作为代表的四层六方晶体碳化硅(4H-SiC)。在图1中，省略了N+型SiC基片区域1和N-型SiC漏极区域2的厚度的概念。实际上，N+型SiC基片区域1的厚度为几百微米，而N-型SiC漏极区域2的厚度从几微米到十几微米。
在N-型SiC漏极区域2的第一主面内部所希望的位置上，形成P型阱(well)区域3作为用于将漏电极16的电场限制在N-型SiC漏极区域2的第一主面侧的场限制层。
而且，如图1的右侧部分的场效应晶体管50的横截面结构所示，在N-型SiC漏极区域2的第一主面的所希望的位置上，形成例如由作为半导体材料的多晶硅制成的异质半导体区域4。N-型SiC漏极区域2的SiC和异质半导体区域4的多晶硅在带隙(band gap)和电子亲和性(electron affinity)方面互不相同。因此，在N-型SiC漏极区域2和异质半导体区域4之间的接合界面上形成异质结。
而且，在靠近N-型SiC漏极区域2和异质半导体区域4的接合部分的一部分位置上，隔着栅绝缘膜5形成栅电极6。异质半导体区域4直接欧姆连接到源电极7。同时，漏电极16通过低电阻欧姆连接到N+型SiC基片区域1的背面。
这里，在图1的半导体装置100中，作为形成图1右侧部分中的场效应晶体管50的静电保护无源元件的本发明特有的装置结构，如图1左侧部分中的静电放电保护元件60和保护电阻器70的结构所示，在比栅绝缘膜5厚的场氧化膜8上，使用堆叠型无源元件(stacked passive element)的结构。具体地，由一个或多个第一层的半导体区域，例如多晶硅区域，和一个或多个第二层的半导体区域，例如多晶硅区域，构成堆叠型无源元件，该堆叠型无源元件具有第一层的半导体区域和第二层的半导体区域相互垂直交叠且接触的接触区域，从而由静电放电保护元件60和保护电阻器70构成该堆叠型无源元件。
而且，在为了形成异质半导体区域4而作为图1右侧部分的异质结场效应晶体管50沉积的半导体膜的多晶硅层被分别分割成预定作为第一层的多晶硅区域9和14的多个岛状区域(islandregion)且分割后的多晶硅区域9和14相互电绝缘的状态下，形成第一层中的静电放电保护元件60和保护电阻器70的多晶硅层。而且，第二层中的静电放电保护元件60和保护电阻器70的多晶硅层形成为使得为了形成栅电极6而作为图1右侧部分的异质结场效应晶体管50沉积的半导体膜的多晶硅层可以被分别分割成预定作为第二层的多晶硅区域12和15的一个或多个岛状区域，并且所沉积的半导体膜的多晶硅层可以交叠在均被分割成一个或多个区域的第一层的多晶硅区域9和14上。这里，均被分割成一个或多个区域的第一层的多晶硅区域9和14以及第二层的多晶硅区域12和15被分割成所希望的具有预定任意大小的岛状区域。
对于静电放电保护元件60，为了形成双向齐纳二极管，由相互不同的导电类型的组件形成第一层和第二层的半导体区域，并且构成静电放电保护元件60以便这两个半导体区域的接触区域可以形成PN结面。具体地，如图1的中央部分所示，作为第一层的多晶硅区域14，使为了形成异质半导体区域4而沉积的半导体膜的多晶硅具有例如与半导体基体的导电类型相同的N+型导电类型，并将所沉积的半导体膜的多晶硅分割成多个区域。例如，通过为了形成栅绝缘膜5而沉积的氧化膜，使分割后的第一层的多晶硅区域14的区域间间隙相互绝缘和分离。而且，以交替交叠于多个第一层的多晶硅区域14上、同时在位置上从多个第一层的多晶硅区域14偏移以桥接多晶硅区域14的形式，形成为了形成栅电极6而沉积的多晶硅，作为第二层的多晶硅区域15。这样沉积的多晶硅的导电类型为与第一层的多晶硅区域14的导电类型不同的P+型导电类型。第一层的多晶硅区域14和第二层的多晶硅区域15相互接合，从而形成PN结，并形成双向齐纳二极管。
具体地，在图1的静电放电保护元件60中，包含两个N+型多晶硅区域14的第一层和包含一个P+型多晶硅区域15的第二层这两个层相互连接，以便在相互交替偏移的位置处交叠并桥接多晶硅区域14。以这样的一种方式，由各接合部分构成PN结面，并形成一个双向齐纳二极管。
这里，如上所述，在静电放电保护元件60的双向齐纳二极管中，其中一个N+型多晶硅区域14连接到源电极7，而另一个N+型多晶硅区域14连接到外部栅电极端子区域(GP区域)11。通过这样的连接，即使向暴露于外部的外部栅电极端子区域(GP区域)11施加静电，静电也不直接施加给栅电极6，而通过静电放电保护元件60的双向齐纳二极管释放到源电极7。
而且，对于保护电阻器70，为了形成用于保护栅电极的具有所希望的电阻值的电阻器，由相同导电类型的组件形成第一层和第二层的半导体区域，并且第一层和第二层的半导体区域相互接触，从而构成多个电阻器串联连接的堆叠型电阻器。具体地，如图1的左侧部分所示，作为第一层的电阻器层9，使为了形成异质半导体区域4而沉积的多晶硅具有例如与半导体基体的导电类型相同的N+型导电类型，并且将所沉积的多晶硅分割成多个区域。以与静电放电保护元件60的情况类似的方式，例如，通过为了形成栅绝缘膜5而沉积的氧化膜，使分割后的第一层的电阻器层9的区域间间隙相互绝缘和分离。而且，以与静电放电保护元件60的情况类似的方式，以交替交叠于多个第一层的电阻器层9上、同时在位置上从多个第一层的电阻器层9偏移以桥接电阻器层9的形式，形成为了形成栅电极6而沉积的多晶硅，作为第二层的电阻器层12。由此所沉积的多晶硅的导电类型是与第一层的电阻器层9的导电类型相同的N+型导电类型。第一层的电阻器层9和第二层的电阻器层12相互串联连接，从而使得可以实现较高电阻值。
具体地，在图1的保护电阻器70中，包含两个N+型电阻器层9的第一层和包含一个N+型电阻器层12的第二层这两层相互连接，以便在相互交替偏移的位置处交叠并桥接N+型电阻器层9。以这样的一种方式，作为堆叠型电阻器，三个电阻器相互串联连接。
这里，如上所述，在保护电阻器70中，其中一个N+型电阻器层9连接到外部栅电极端子区域(GP区域)11，而另一个N+型电阻器层9连接到内部栅电极(Gin)10，由此连接到场效应晶体管50的栅电极6。这里，双向齐纳二极管的另一个N+型多晶硅区域14也连接到外部栅电极端子区域(GP区域)11。
注意，内部栅电极(Gin)10通过如图17所示的栅极引线26连接到由第二层的多晶硅形成的栅电极6。通过这种连接，即使在向暴露于外部的外部栅电极端子区域(GP区域)11施加静电的情况下，未通过静电放电保护元件60的双向齐纳二极管放电的一部分静电进入栅电极6侧，也能通过表面电阻充分高于栅电极6的表面电阻的保护电阻器70，使静电以足够高的速度在栅电极6中扩散，并且不会向栅绝缘膜5施加高电场，从而使得可以防止发生栅绝缘膜5的电击穿。
该实施例的半导体装置的功能
接着，对图1所示的半导体装置100的功能进一步加以说明。
该实施例的异质结场效应晶体管的基本操作与专利文献1和日本特开2003-318398号公报“Silicon Carbide SemiconductorDevice(碳化硅半导体装置)”中所记载的操作基本类似。然而，该实施例的异质结场效应晶体管不具有如普通功率MOSFET中的通道区域(channel region)，因此，该实施例的异质结场效应晶体管可以是电阻较低并且损失小的场效应晶体管。
首先，通过使用图4和图5的等效电路图，对图1所示的半导体装置100的功能进行说明，其中图4和图5示出半导体装置100中作为异质结场效应晶体管50的静电保护无源元件设置的静电放电保护元件60和保护电阻器70以及场效应晶体管50之间的连接关系。这里，图4是示出表示图1的静电放电保护元件60和场效应晶体管50之间的连接状态的等效电路的电路图，图5是示出将图1的保护电阻器70进一步连接到图4的等效电路的情况下的等效电路的电路图。
如图4的等效电路所示，采用以下结构：在场效应晶体管32(图1的场效应晶体管50)的源电极端子29(图1的源电极7)和栅电极端子30(图1的外部栅电极端子区域11)之间，连接双向齐纳二极管31(由图1中的第一层的N+型多晶硅区域14和第二层的P+型多晶硅区域15构成的静电放电保护元件60)，作为用于对施加给栅电极端子30的静电进行放电的保护元件。
因此，即使人体等带有静电的物体接触暴露于外部的栅极端子30，静电电位也不会被直接施加给场效应晶体管32的栅电极，并且可以通过双向齐纳二极管31将该电位释放到源电极端子29侧。因此，即使可能施加了容易导致图1的栅绝缘膜5击穿的异常高电位，也可以防止栅绝缘膜5的严重损坏，并且可以防止场效应晶体管32无法工作的情况。
而且，如图1的装置横截面的结构所示，为了吸收对栅电极6的输入电压，在场氧化膜8上形成表面电阻值比栅电极6的表面电阻大的保护电阻器70(由图1的第一层的N+型多晶硅区域9和第二层的N+型多晶硅区域12构成的堆叠型电阻器)，用于保护场效应晶体管50的栅电极6。保护电阻器70的两端各自连接到外部栅电极端子区域(GP区域)11和内部栅电极端子区域(Gin区域)10，使得可以在外部栅电极端子区域11和内部栅电极端子区域10之间连接保护电阻器70。
通过这样连接保护电阻器70，如图5的等效电路所示，表面电阻值比栅电极6的表面电阻大的栅极保护电阻器33(图1的保护电阻器70)的一端连接到双向齐纳二极管31与栅电极端子30(图1的外部栅电极端子区域(GP区域)11)连接的一侧，而栅极保护电阻器33的另一端连接到场效应晶体管32的栅电极(图1的通过内部栅电极端子区域(Gin区域)10的栅电极6)。
结果，即使人体等带有静电的物体接触暴露于外部的栅极端子30，也不会将静电的电位直接施加给场效应晶体管32的栅电极，并且将进入了场效应晶体管32的栅电极的一部分静电快速扩散到栅电极中，可以防止将导致栅绝缘膜5电击穿的这种异常电场施加给有关的栅电极。
接着对以下点进行说明，即该实施例中的半导体装置100比传统技术的半导体装置，例如专利文献1中所示的半导体装置，具有更卓越的静电保护功能。
首先，通过使用图18的元件横截面图，对专利文献1中所述的传统半导体装置的装置结构进行说明。图18是示意性示出专利文献1所示的传统半导体装置中的场效应晶体管的装置横截面图的横截面图。
同样，在图18所示的传统半导体装置400中，以与本发明的图1中的半导体装置100的情况基本类似的方式，在图18的右侧部分形成场效应晶体管，而在图18的左侧部分形成用于防止静电的无源元件。然而，图18的半导体装置400中的无源元件不是形成为如在本发明的情况中的由两层构成的堆叠结构，而是仅由一层构成。在同一层中形成由形成双向齐纳二极管的N+型多晶硅区域37、P+型多晶硅区域38和N+型多晶硅区域39构成的静电放电保护元件以及由N+型多晶硅区域构成的电阻器36。
场效应晶体管44具有与本发明的图1中的半导体装置100的情况下的结构基本类似的结构。然而，与本发明中的异质结类型不同，场效应晶体管44是MOS型晶体管。在场效应晶体管44中，在半导体基体的N-型SiC漏极区域2内形成的P型阱区域中，形成N+型源极扩散层34和35，并且在N-型SiC漏极区域2上且接近N+型源极扩散层34和35的位置处，隔着栅氧化膜40形成栅电极41和硅化物层42。而且，源电极7隔着层间绝缘膜43欧姆接触N+型源极扩散层34和35。形成层间绝缘膜43以覆盖栅电极41和硅化物层42。
而且，作为图18的传统半导体装置400中的静电放电保护元件，如上所述，通过以在场氧化膜8内的同一层中形成的N+型多晶硅区域37、P+型多晶硅区域38和N+型多晶硅区域39的相对侧表面相互接触的方式形成两个PN结面，来构成双向齐纳二极管。以与本发明的图1中的半导体装置100的情况类似的方式，将一侧的N+型多晶硅区域37连接到外部栅电极端子区域G，而将另一侧的N+型多晶硅区域39连接到源电极7。
而且，图18的传统半导体装置400中的电阻器36没有形成为如本发明的图1中的半导体装置100一样由两层构成的堆叠结构，而是由仅由单层N+型多晶硅区域构成的N+型多晶硅区域形成。
如上所述，图18的传统半导体装置400的结构与本发明的第一实施例的半导体装置100的结构有很大的不同，其中后者包括如图1所示构造的静电放电保护元件60和保护电阻器70。
具体地，在如图1所示的本发明的半导体装置100的异质结场效应晶体管中，如上所述，对于静电放电保护元件60，与图18中的结构不同，由第一层的N+型多晶硅区域14和第二层的P+型多晶硅区域15相互垂直且交替交叠以便P+型多晶硅区域15可以桥接N+型多晶硅区域14的接触区域，形成齐纳二极管的结面。因此，即使对于在外部栅电极端子区域(GP区域)11周围有限的狭小区域上类似形成的半导体装置100，仅可以确保在平面上与传统半导体装置400相同的占用面积，也使得可以获得与传统半导体装置400中的接合面积相比足够宽的接合面积，其中，在传统半导体装置400中，N+型多晶硅区域37、P+型多晶硅区域38和N+型多晶硅区域39通过它们的侧表面(多晶硅层的膜厚部分)相互接触。
因此，在具有如本发明的图1中的半导体装置100的双向齐纳二极管的静电放电保护元件60中，可以使双向齐纳二极管的PN结面的接合面积较大。因此，当向场效应晶体管50的外部栅电极端子区域11施加静电时，可以使双向齐纳二极管击穿后的内部电阻足够小。因此，可以获得以下效果：可以确保半导体装置100对静电的承受能力大大大于如图18所示的传统半导体装置400的承受能力。
注意，对于形成第一层的N+型多晶硅区域14和第二层的P+型多晶硅区域15的堆叠结构的部件，如上所述，可以直接使用用于形成异质半导体区域4和栅电极6的例如多晶硅层的半导体膜，其中异质半导体区域4和栅电极6是形成场效应晶体管50最初所需要的。因此，不需要大幅增加制造步骤，并且可以抑制制造成本的增加。
而且，同样对于保护电阻器70，即使保护电阻器70的占用面积在平面上与图18所示的传统半导体装置400的占用面积相同，也可以对保护电阻器70采用堆叠通过分割多晶硅而获得的多个小区域的堆叠结构。具体地，采用如下堆叠结构，即第一层的N+型电阻器层9和第二层的N+型电阻器层12串联连接以便在具有相互交叠的区域的同时交替桥接。因此，与图18中所示的传统半导体装置400相比，可以增加保护电阻器70的电阻值的自由度。因而，使得可以将电阻值设置成获得对静电的足够承受能力的值，并且可以获得进一步提高半导体装置100对静电的承受能力的效果。
而且，以与静电放电保护元件60的情况类似的方式，对于用于形成第一层的N+型电阻器层9和第二层的N+型电阻器层12的堆叠结构的部件，可以直接使用用于形成异质半导体区域4和栅电极6的例如多晶硅层的半导体膜，其中异质半导体区域4和栅电极6是形成场效应晶体管50最初所需要的。因此，不需要大幅增加制造步骤，而且可以抑制制造成本的增加。
制造方法的例子
接着，通过使用图6～图16对图1所示的根据本发明的第一实施例的半导体装置100的制造方法进行说明。这里，图6～图16是示出根据本发明的第一实施例制造半导体装置100的各步骤中的中间产品的横截面结构的例子的横截面图。图6～图16分别示出在第一步骤到第十一步骤中制造的中间产品的例子。
首先，如图6的第一步骤(半导体基体形成步骤)中的横截面图所示，通过外延生长等在N+型SiC基片区域1上形成由N-型SiC形成的漏极区域2，并制作半导体基体。
接着，如图7的第二步骤(P型阱区域形成步骤)中的横截面图所示，在N-型SiC漏极区域2中所希望的位置上形成P型阱区域3。在形成P型阱区域3时，尽管未示出，但首先形成抗蚀剂掩模(resist mask)的图案，以在所希望的位置上形成P型阱区域3，然后通过离子注入(ion implantation)等注入Al和B等P型杂质。之后，剥离抗蚀剂图案，并进行高温退火处理，从而使得可以在所希望的位置上形成P型阱区域3。
接着，如图8的第三步骤(场氧化膜形成步骤：场绝缘模形成步骤)中的横截面图所示，在N-型SiC漏极区域2的所希望的位置(即，作为图1中所示的静电放电保护元件60和保护电阻器70的无源元件的形成区域)上，形成场氧化膜8，使得场氧化膜8的膜厚可以比后面说明的栅绝缘膜5的膜厚厚。场氧化膜8是作为绝缘膜在N-型SiC漏极区域2的预定区域上形成的场绝缘膜，所以为了使用于消除静电的静电放电保护元件和保护电阻器等无源元件与N-型SiC漏极区域2完全绝缘和分离，可以使场绝缘膜8的膜厚较厚。例如，可以以如下方式形成场氧化膜8：将化学气相沉积(chemical vapor deposition，CVD)氧化膜沉积在N-型SiC漏极区域2的整个表面上，之后蚀刻成所希望的图案。
接着，如图9的第四步骤(第一层多晶硅层形成步骤：第一层半导体膜形成步骤)中的横截面图所示，在场氧化膜8和N-型SiC漏极区域2上，沉积用于形成异质半导体区域4的第一层的半导体层，例如，多晶硅层(poly-Si层)17。在N-型SiC漏极区域2上所沉积的该第一层多晶硅层(poly-Si层)17是带隙不同于N-型SiC漏极区域2的半导体材料。多晶硅层17与N-型SiC漏极区域2形成异质结，并且最终形成异质半导体区域。同时使用第一层多晶硅层17作为用于形成静电放电保护元件60的第一层多晶硅区域14和保护电阻器70的第一层电阻器层9的半导体层。
接着，如图10的第五步骤(第一层多晶硅区域分割步骤：第一层半导体膜分割步骤)中的横截面图所示，将第一层多晶硅层17分割成作为多个异质半导体区域4和无源元件的第一层半导体区域的一个或多个预定区域。在图10中，将N-型SiC漏极区域2上的第一层多晶硅层17分割为两个异质半导体区域4和4′。场氧化膜8上的第一层多晶硅层17是形成用于构成静电保护无源元件的双向齐纳二极管的静电放电保护元件60和保护电阻器70的区域，并被分别分割成第一层N+型多晶硅区域14和14′以及第一层N+型电阻器层9和9′。
注意，尽管未示出，但是可以例如利用离子注入等方法，以如下方式形成成为静电放电保护元件60和保护电阻器70的第一层N+型多晶硅区域14和14′以及第一层N+型电阻器层9和9′，该方式即引入预定导电类型的杂质，例如导电类型与半导体基体的导电类型相同的例如N+型导电类型的杂质，之后，形成抗蚀剂的图案，并蚀刻第一层多晶硅层17。作为N+型的杂质种类的代表性例子，可提及的有砷(As)和磷(P)。
接着，如图11的第六步骤(栅绝缘膜形成步骤)中的横截面图所示，在场氧化膜8、N-型SiC漏极区域2、第一层N+型电阻器层9和9′以及第一层N+型多晶硅区域14和14′上，在包含有关区域的侧表面在内的整个表面上形成例如氧化膜的栅绝缘膜5，以覆盖全部上述区域。然而，形成场效应晶体管50的栅绝缘膜5，使得其膜厚可以大大薄于在图8的第三步骤中形成的场氧化膜8的膜厚。
接着，如图12的第七步骤(第一层N+型电阻器层和N+型多晶硅区域的露出步骤：第一层半导体区域露出步骤)中的横截面图所示，清除在无源元件侧的第一层半导体区域的上表面上所形成的栅绝缘膜5，即在成为静电放电保护元件60和保护电阻器70的第一层N+型多晶硅区域14和14′以及第一层N+型电阻器层9和9′上所沉积的栅绝缘膜5。因而，露出各N+型多晶硅区域的表面(上表面)。可以通过由抗蚀剂形成图案，蚀刻栅绝缘膜5，并进一步清除抗蚀剂，来实现用于露出第一层N+型多晶硅区域14和14′以及第一层N+型电阻器层9和9′的表面的这一步骤。注意，通过该栅绝缘膜5，第一层N+型电阻器层9和第一层N+型电阻器层9′也成为相互绝缘和分离的状态，并且第一层N+型多晶硅区域14和第一层N+型多晶硅区域14′也成为相互绝缘和分离的状态。
接着，如图13的第八步骤(第二层多晶硅层形成步骤：第二层半导体膜形成步骤)中的横截面图所示，在栅绝缘膜5、露出的第一层N+型多晶硅区域14和14′以及露出的第一层N+型电阻器层9和9′上，全部沉积用于形成栅电极6的第二层半导体层，例如，多晶硅层18。同时使用第二层多晶硅层18作为用于形成静电放电保护元件60的第二层多晶硅区域15和保护电阻器70的第二层电阻器层12的半导体层。
接着，如图14的第九步骤(第二层多晶硅层分割步骤：第二层半导体膜分割步骤)中的横截面图所示，形成第二层多晶硅层18的图案，以便将其分割成作为栅电极6的区域和无源元件的第二层半导体区域的一个或多个预定区域。具体地，在图14中，形成第二层多晶硅层18的图案，以便在形成场效应晶体管50的栅电极形成区域中形成栅电极6；形成在用于形成静电放电保护元件60的第一层N+型多晶硅区域14和14′上交叠的、同时位置上从第一层N+型多晶硅区域14和14′偏移以桥接N+型多晶硅区域14和14′的多晶硅区域，即第二层P+型多晶硅区域15；以及形成在用于形成保护电阻器70的第一层N+型电阻器层9和9′上交叠的、同时位置上从第一层N+型电阻器层9和9′偏移以桥接N+型电阻器层9和9′的多晶硅区域，即第二层N+型电阻器层12。
注意，尽管未示出，但是可以例如利用离子注入等方法，以如下方式形成成为静电放电保护元件60和保护电阻器70的第二层P+型多晶硅区域15和第二层N+型电阻器层12，该方式即分别引入P+型(与第一层的导电类型不同的导电类型，例如，与半导体基体的导电类型不同的导电类型)和N+型(与第一层的导电类型相同的导电类型，例如，与半导体基体的导电类型相同的导电类型)杂质，之后形成抗蚀剂的图案，并蚀刻第二层多晶硅层18。
结果，在构成静电放电保护元件60的第一层N+型多晶硅区域14和14′与第二层P+型多晶硅区域15之间的接触区域上形成PN结面，并且形成双向齐纳二极管。而且，形成第一层N+型电阻器层9和9′与第二层N+型电阻器层12相互串联连接的堆叠型电阻器。注意，栅电极6的导电类型既可以是N+型也可以是P+型。
接着，如图15的第十步骤(层间绝缘膜形成步骤：漏电极形成步骤)中的横截面图所示，在栅电极6、第一层N+型多晶硅区域14和14′、第二层P+型多晶硅区域15、第一层N+型电阻器层9和9′、第二层N+型电阻器层12以及栅绝缘膜5上，全部形成层间绝缘膜13。然后，在N+型SiC基片区域1侧形成漏电极16。之后，在层间绝缘膜13的所希望的位置上形成用于将源电极7连接到N+型多晶硅区域14的接触孔(contact hole)。
最后，如图16的第十一步骤(源电极形成步骤)中的横截面图所示，在层间绝缘膜13和接触孔的全部表面上形成金属布线层，并且蚀刻金属布线层以便在预定区域上保留电极，从而形成源电极7。结果，形成源电极7，以便将形成场效应晶体管50的异质半导体区域4和4′与形成静电放电保护元件60的一侧的第一层N+型多晶硅区域14相互连接。这里，源电极7可通过外部源电极端子区域与外部电路连接。
同时，形成外部栅电极端子区域(GP区域)11，以便将静电放电保护元件60的另一侧的第一层N+型多晶硅区域14′和保护电阻器70的一侧的第一层N+型电阻器层9相互连接，栅电极6可通过外部栅电极端子区域(GP区域)11与外部电路连接。而且，保护电阻器70的另一侧的第一层N+型电阻器层9′连接到内部栅电极端子区域(Gin区域)10，尽管未示出，但是通过栅极引线(如图17的栅极引线26所示的连接线)，将保护电阻器70的另一侧的第一层N+型电阻器层9′连接到栅电极6。以这样一种方式，栅电极6可通过保护电阻器70与外部电路连接。
通过上述步骤，完成了本发明第一实施例中所示的图1的半导体装置100。如上所述，在图1的半导体装置100中，完全且成功地利用了两层半导体膜，即形成作为场效应晶体管50的构成元件的异质半导体区域4的例如多晶硅层17的第一层半导体膜和用于形成栅电极6的例如多晶硅层18的第二层半导体膜，并且可以不大幅增加制造步骤而形成作为本发明的特有构件的堆叠型静电放电保护元件60和保护电阻器70，作为场效应晶体管50的静电保护无源元件。
结果，不会产生由于制造步骤的大幅增加而引起的成本增加，可以在考虑到元件的切换速度和施加给栅绝缘膜5的最大电压的同时，实现如在该实施例中所述的对静电具有足够高的承受能力的场效应晶体管。勿庸置疑，可以将本发明的半导体装置作为能够对实现包括车辆使用在内的用于各种用途的功率电子系统的小型化、轻型化和成本的降低有极大贡献的半导体装置来提供。
第二实施例
接着对根据本发明的半导体装置的第二实施例的装置结构进行说明。
结构例子
图2是示意性示出根据本发明的半导体装置的第二实施例中的场效应晶体管的装置横截面的结构的横截面图。图2的半导体装置200的基本整体结构与第一实施例所示的图1的半导体装置100的结构基本类似，以下仅对不同于图1的半导体装置100的部分进行说明。
注意，图2的半导体装置200是仅抽取了静电放电保护元件60A存在的场氧化膜8上的区域的半导体装置，并且图2的场效应晶体管50和保护电阻器70的区域与图1的半导体装置100中的类似。
与图1的半导体装置100中的静电放电保护元件60相比较，在图2的半导体装置200中的静电放电保护元件60A中，将第一层的多晶硅层17隔离成三个区域，并且使这三个区域形成为三个第一层的N+型多晶硅区域14。而且，隔离第二层的多晶硅层18，并使得第二层的多晶硅层18形成为两个第二层的P+型多晶硅区域15。然后，三个第一层的N+型多晶硅区域14和两个第二层的P+型多晶硅区域15形成配置在相互偏移的位置处且相互垂直交叠以使P+型多晶硅区域15可以桥接N+型多晶硅区域14的区域。以这样一种方式，总共串联连接四个齐纳二极管。
利用这种结构，可将通过相加每两个由第一层的N+型多晶硅区域14和第二层的P+型多晶硅区域15构成的齐纳二极管的承受能力而获得的承受能力定义为双向齐纳二极管的单侧承受能力，从而可以增加双向齐纳二极管对静电的承受能力。
注意，尽管该实施例示出了用于形成四个齐纳二极管的情况，但是可以以通过形成图案将第一层的多晶硅层17和第二层的多晶硅层18分割成任意数量的方式，任意地确定齐纳二极管的数量。以这样一种方式，也可以发挥本发明所特有的以下效果。该效果是可通过将上述区域分割成数量较多的区域来增加设置承受能力时的自由度。而且，还可以根据情况将静电放电保护元件60A构成为由三层或更多层构成的堆叠型双向齐纳二极管，而不将层数仅限制为两层。
第三实施例
接着，对根据本发明的半导体装置的第三实施例的装置结构进行说明。
结构例子
图3是示意性示出根据本发明的半导体装置的第三实施例中的场效应晶体管的装置横截面的结构的横截面图。图3的半导体装置300的基本整体结构与第一实施例所示的图1的半导体装置100的结构基本类似，以下仅对不同于图1的半导体装置100的部分进行说明。
注意，图3的半导体装置300是仅抽取保护电阻器70A存在的场氧化膜8上的区域的半导体装置，并且图3的场效应晶体管50和静电放电保护元件60的区域与图1的半导体装置100中的类似。
与图1的半导体装置100中的保护电阻器70相比较，在图3的半导体装置300的保护电阻器70A中，将第一层的多晶硅层17隔离成三个区域，并且使这三个区域形成为三个第一层的N+型电阻器层9。而且，将第二层的多晶硅层18隔离并形成为两个第二层的N+型电阻器层12。然后，三个第一层的N+型电阻器层9和两个第二层的N+型电阻器层12形成配置在相互偏移的位置处且相互垂直交叠以使N+型电阻器层12可以桥接N+型电阻器层9的区域。以这样一种方式，串联连接这些N+型电阻器层。
利用这种结构，增加了串联连接的N+型电阻器层的数量，即增加了第一层的N+型电阻器层9和第二层的N+型电阻器层12的数量，从而与栅电极6的表面电阻的电阻值相比较，使得可以将N+型电阻器层的表面电阻值增加到所希望的任意大小。
而且，可以以通过形成图案将第一层的多晶硅层17和第二层的多晶硅层18分割成任意数量的方式，任意地确定保护电阻器的数量。以这样一种方式，还可以发挥本发明所特有的以下效果。该效果是可以通过将上述区域分割成数量较多的区域来增加设置电阻值时的自由度。而且，还可以根据情况将保护电阻器70A构成为由三层或更多层构成的堆叠型保护电阻器，而不将层数仅限制为两层。
而且，还可以将保护电阻器70A与如图2所示的第二实施例的静电放电保护元件60A进行组合。在这种情况下，可以进一步提高对静电的承受能力。
其它实施例
在上述各实施例中，作为例子，对将由N+型SiC基片区域1和N-型SiC漏极区域2构成的半导体基体的导电类型设置成N型的情况进行了说明。然而，在本发明中，半导体基体的导电类型可以为P型。在这种情况下，仅需要采用以下结构。具体地，将形成静电放电保护元件60和60A的第一层的多晶硅区域14和14′的导电类型设置成例如与半导体基体的导电类型相同的P+型，并且将第二层的多晶硅区域15的导电类型设置成与第一层的多晶硅区域14和14′的导电类型不同的N+型。同时，将用于形成保护电阻器70和70A的第一层的电阻器层9和9′以及第二层的电阻器层12的导电类型设置成例如与半导体基体的导电类型相同的P+型。
注意，如在第二和第三实施例中所示，当设置多个第一层的半导体区域和多个第二层的半导体区域作为构成静电保护无源元件的静电放电保护元件60A和保护电阻器70A时，还可以与第二实施例和第三实施例不同，以比第一层的半导体区域的数量多的数量，形成第二层的半导体区域。在这种情况下，仅需要采用以下结构：不从第一层的两端的半导体区域，而从位于第二层的两端的半导体区域进行与外部栅电极端子区域(GP区域)和源电极端子、或者与内部栅电极区域(Gin区域)的连接。
而且，多晶硅区域14和14′、第一层的电阻器层9和9′、第二层的多晶硅区域15以及第二层的电阻器层12的材料不局限于多晶硅。如后所述，可以由任意材料分别构成这些区域和层，只要该材料与构成异质半导体区域4和4′的半导体材料以及形成栅电极6的半导体材料相同即可，并且仅需要分别构成为一个或多个第一层的半导体区域和一个或多个第二层的半导体区域即可。
而且，在上述各实施例中，对设置有静电放电保护元件60或60A和保护电阻器70或70A两者的情况进行了说明，然而，可以根据情况采用以下结构：仅设置静电放电保护元件60或60A和保护电阻器70或70A中的任意一个，例如仅设置静电放电保护元件60。
而且，构成半导体基体的材料不局限于碳化硅(SiC)，可以由氮化镓和金刚石构成半导体基体。而且，构成异质半导体区域4和4′的材料不局限于多晶硅，可以是单晶硅或非晶硅，该材料还可以是单晶硅锗、多晶硅锗或非晶硅锗，只要该材料可以与半导体基体形成异质结即可。
对应用了由本发明的发明人所创造的发明的实施例进行了说明。然而，本发明不局限于基于这些实施例形成本发明的公开的一部分的说明和附图。具体地，由本领域的技术人员基于这些实施例做出的所有其它实施例、例子以及操作方法等，自然包含在本发明的范围内。以上是该说明书末尾的附加说明。
2006年4月28日提交的日本专利申请No.TOKUGAN2006-125422的全部内容通过引用包含于此。

Claims (32)

1.一种半导体装置，包括：半导体基体；异质半导体区域，其与所述半导体基体的第一主面接触且由带隙与所述半导体基体不同的半导体材料形成；栅电极，其隔着栅绝缘膜形成在靠近所述异质半导体区域与所述半导体基体的接合部分的一部分处；源电极，其连接到所述异质半导体区域；以及漏电极，其连接到所述半导体基体，
所述半导体装置包括：
静电保护无源元件，其隔着场绝缘膜形成在所述半导体基体上，
其中，由包括一个或多个第一层的半导体区域、一个或多个第二层的半导体区域、以及所述第一层的半导体区域和所述第二层的半导体区域相互垂直交叠且接触的接触区域的堆叠型半导体区域构成所述静电保护无源元件。
2.根据权利要求1所述的半导体装置，其特征在于，在同一层中，所述第一层的半导体区域和所述第二层的半导体区域均被分割成一个或多个预定的所希望的岛状区域，所分割的岛状区域相互电绝缘。
3.根据权利要求1所述的半导体装置，其特征在于，介于所述静电保护无源元件和所述半导体基体之间的所述场绝缘膜的膜厚比所述栅绝缘膜的膜厚厚。
4.根据权利要求1所述的半导体装置，其特征在于，由导电类型互不相同的材料形成所述第一层的半导体区域和所述第二层的半导体区域，并且所述接触区域形成PN结面。
5.根据权利要求4所述的半导体装置，其特征在于，所述第一层的半导体区域的导电类型与所述半导体基体的导电类型相同，所述第二层的半导体区域的导电类型是与所述半导体基体的导电类型不同的导电类型。
6.根据权利要求4所述的半导体装置，其特征在于，一个或多个所述第一层的半导体区域和一个或多个所述第二层的半导体区域配置成位置上相互偏移，在相互垂直交叠以相互桥接的同时在所述接触区域中相互接触，从而在所述PN结面交替地方向相反的同时相互连接，并且形成为一个或多个双向齐纳二极管。
7.根据权利要求6所述的半导体装置，其特征在于，所述双向齐纳二极管连接在连接所述栅电极的外部栅电极端子与所述源电极之间，所述双向齐纳二极管构成通过所述源电极对施加给所述外部栅电极端子的静电进行放电的静电放电保护元件。
8.根据权利要求1所述的半导体装置，其特征在于，由相同导电类型的材料形成一个或多个所述第一层的半导体区域和所述第二层的半导体区域，并且一个或多个所述第一层的半导体区域和所述第二层的半导体区域形成这两种半导体区域在所述接触区域中相互接触的堆叠型电阻器。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一层的半导体区域和所述第二层的半导体区域的导电类型与所述半导体基体的导电类型相同。
10.根据权利要求8所述的半导体装置，其特征在于，一个或多个所述第一层的半导体区域和所述第二层的半导体区域配置成位置上相互偏移，在相互垂直交叠以相互桥接的同时在所述接触区域中相互接触，从而形成为所述第一层的半导体区域和所述第二层的半导体区域交替串联连接的电阻器。
11.根据权利要求10所述的半导体装置，其特征在于，所述电阻器连接在连接所述栅电极的外部栅电极端子与所述栅电极之间，并且所述电阻器构成用于保护所述栅电极的保护电阻器。
12.根据权利要求7和11中任一项所述的半导体装置，其特征在于，设置有所述静电放电保护元件和所述保护电阻器。
13.根据权利要求1所述的半导体装置，其特征在于，用于形成所述第一层的半导体区域的半导体材料由与形成所述异质半导体区域的材料相同的材料组成。
14.根据权利要求1所述的半导体装置，其特征在于，用于形成所述第二层的半导体区域的半导体材料由与形成所述栅电极的材料相同的材料组成。
15.根据权利要求1所述的半导体装置，其特征在于，所述半导体基体的半导体材料由碳化硅、氮化镓和金刚石中的任一种组成。
16.根据权利要求1所述的半导体装置，其特征在于，所述异质半导体区域的半导体材料由单晶硅、多晶硅和非晶硅中的任一种组成。
17.根据权利要求1所述的半导体装置，其特征在于，所述异质半导体区域的半导体材料由单晶硅锗、多晶硅锗和非晶硅锗中的任一种组成。
18.一种制造半导体装置的半导体装置制造方法，其中所述半导体装置具有：半导体基体；异质半导体区域，其与所述半导体基体的第一主面接触且由带隙与所述半导体基体不同的半导体材料形成；栅电极，其隔着栅绝缘膜形成在靠近所述异质半导体区域与所述半导体基体的接合部分的一部分处；源电极，其连接到所述异质半导体区域；以及漏电极，其欧姆连接到所述半导体基体；所述半导体装置包括隔着场绝缘膜形成在所述半导体基体上的静电保护无源元件，
所述方法包括：
场绝缘膜形成步骤，用于形成介于所述静电保护无源元件与所述半导体基体之间的所述场绝缘膜，使得所述场绝缘膜的膜厚比所述栅绝缘膜的膜厚厚；
第一层半导体膜形成步骤，用于在形成所述异质半导体区域层时，通过使用相同的第一层半导体膜，分别在所述半导体基体和所述场绝缘膜上，形成所述异质半导体区域的半导体层和所述静电保护无源元件的第一层半导体区域的半导体层；以及
第一层半导体膜分割步骤，用于将所形成的第一层半导体膜分割成多个预定区域，该多个预定区域是所述异质半导体区域和所述静电保护无源元件的一个或多个所述第一层半导体区域，
其中，将预定导电类型的杂质引入通过在所述第一层半导体膜分割步骤中分割所述第一层半导体膜而形成的一个或多个所述第一层半导体区域中。
19.根据权利要求18所述的半导体装置制造方法，其特征在于，还包括以下步骤：
栅绝缘膜形成步骤，用于在通过所述第一层半导体膜分割步骤的分割所形成的所述异质半导体区域的上表面和侧表面上、以及在通过所述第一层半导体膜分割步骤的分割所形成的一个或多个所述第一层半导体区域的上表面和侧表面上，形成所述栅绝缘膜；以及
第一层半导体区域露出步骤，用于清除在一个或多个所述第一层半导体区域的上表面上所形成的所述栅绝缘膜，并使一个或多个所述第一层半导体区域的上表面露出。
20.根据权利要求19所述的半导体装置制造方法，其特征在于，还包括以下步骤：
第二层半导体膜形成步骤，用于在形成所述栅电极层时，通过使用相同的第二层绝缘膜，分别在所述栅绝缘膜的上表面和所露出的第一层半导体区域的上表面上，形成所述栅电极的半导体层和所述静电保护无源元件的第二层半导体区域的半导体层；以及
第二层半导体膜分割步骤，用于将所形成的第二层半导体膜分割成多个预定区域，该多个预定区域是所述栅电极和所述静电保护无源元件的一个或多个所述第二层半导体区域，在所述预定区域中，形成通过分割所述第二层半导体膜所形成的一个或多个所述第二层半导体区域与各所述第一层半导体区域垂直交叠并接触的接触区域。
21.根据权利要求20所述的半导体装置制造方法，其特征在于，将导电类型不同于与通过所述第二层半导体膜分割步骤的分割所形成的一个或多个所述第二层半导体区域交叠的所述第一层半导体区域的导电类型的杂质引入一个或多个所述第二层半导体区域，并且所述接触区域形成为PN结面。
22.根据权利要求21所述的半导体装置制造方法，其特征在于，将导电类型与所述半导体基体的导电类型相同的杂质引入所述第一层半导体区域，将导电类型不同于所述半导体基体的导电类型的杂质引入所述第二层半导体区域。
23.根据权利要求21所述的半导体装置制造方法，其特征在于，在通过所述第二层半导体膜分割步骤将所述第二层半导体膜分割成一个或多个所述第二层半导体区域时，分割所述第二层半导体膜，使得一个或多个所述第二层半导体区域和一个或多个所述第一层半导体区域在位置上相互偏移的同时，可以交叠以相互桥接，并且可以在所述接触区域中通过它们的上表面和下表面相互垂直接触，一个或多个所述第二层半导体区域和一个或多个所述第一层半导体区域在PN结面交替地方向相反的同时相互连接，从而形成为串联连接一个或多个齐纳二极管的模式。
24.根据权利要求23所述的半导体装置制造方法，其特征在于，交叠以相互桥接的一个或多个所述第一层半导体区域或者所述第二层半导体区域的一端的半导体区域连接到连接所述栅电极的外部栅电极端子，而另一端的半导体区域连接到所述源电极，从而一个或多个所述第一层半导体区域或者所述第二层半导体区域形成为通过所述源电极对施加给所述外部栅电极端子的静电进行放电的静电放电保护元件。
25.根据权利要求20所述的半导体装置制造方法，其特征在于，将导电类型与和通过所述第二层半导体膜分割步骤的分割所形成的一个或多个所述第二层半导体区域交叠的所述第一层半导体区域的导电类型相同的杂质引入一个或多个所述第二层半导体区域，并且一个或多个所述第二层半导体区域和所述第一层半导体区域形成为堆叠型电阻器。
26.根据权利要求25所述的半导体装置制造方法，其特征在于，将导电类型与所述半导体基体的导电类型相同的杂质引入所述第一层半导体区域和所述第二层半导体区域中。
27.根据权利要求25所述的半导体装置制造方法，其特征在于，在通过所述第二层半导体膜分割步骤将所述第二层半导体膜分割成一个或多个所述第二层半导体区域时，分割所述第二层半导体膜，使得一个或多个所述第二层半导体区域和一个或多个所述第一层半导体区域在位置上相互偏移的同时，可以交叠以相互桥接，并且可以在所述接触区域中通过它们的上表面和下表面相互垂直接触，一个或多个所述第二层半导体区域和一个或多个所述第一层半导体区域形成为一个或多个堆叠型电阻器串联连接的模式。
28.根据权利要求27所述的半导体装置制造方法，其特征在于，交叠以相互桥接的一个或多个所述第一层半导体区域或者所述第二层半导体区域的一端的半导体区域连接到连接所述栅电极的外部栅电极端子，而另一端的半导体区域连接到所述栅电极，从而一个或多个所述第一层半导体区域或者所述第二层半导体区域形成为用于保护所述栅电极的保护电阻器。
29.根据权利要求24所述的半导体装置制造方法，其特征在于，设置有所述静电放电保护元件和所述保护电阻器。
30.根据权利要求18所述的半导体装置制造方法，其特征在于，使用碳化硅、氮化镓和金刚石中的任一种作为所述半导体基体的半导体材料。
31.根据权利要求18所述的半导体装置制造方法，其特征在于，使用单晶硅、多晶硅和非晶硅中的任一种作为所述异质半导体区域的半导体材料。
32.根据权利要求18所述的半导体装置制造方法，其特征在于，使用单晶硅锗、多晶硅锗和非晶硅锗中的任一种作为所述异质半导体区域的半导体材料。
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