JPH06342915A - 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 - Google Patents
保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法Info
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- JPH06342915A JPH06342915A JP15436393A JP15436393A JPH06342915A JP H06342915 A JPH06342915 A JP H06342915A JP 15436393 A JP15436393 A JP 15436393A JP 15436393 A JP15436393 A JP 15436393A JP H06342915 A JPH06342915 A JP H06342915A
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Abstract
(57)【要約】
【目 的】 抵抗サイズを大きくすることなく効果的に
静電気によるゲート酸化膜の破壊を防止する。 【構 成】 ＭＯＳ形パワー半導体素子１９の半導体基
体上にゲート酸化膜１７を介して半導体薄膜のゲート電
極１８を形成し、半導体基体上のフィールド酸化膜１６
上に双方向ツェナーダイオード２０と半導体薄膜の抵抗
体２１とを形成する。抵抗体２１をゲート電極１８と双
方向ツェナーダイオード２０との間に接続し、抵抗体２
１のシート抵抗をゲート電極１８のシート抵抗より大き
くする。これにより、静電気のゲート電極１８への進入
を抑制し、ゲート電極まで進入した静電気は速やかに拡
散されて静電気密度が低下し、ゲート酸化膜が静電気に
よる破壊から保護される。
静電気によるゲート酸化膜の破壊を防止する。 【構 成】 ＭＯＳ形パワー半導体素子１９の半導体基
体上にゲート酸化膜１７を介して半導体薄膜のゲート電
極１８を形成し、半導体基体上のフィールド酸化膜１６
上に双方向ツェナーダイオード２０と半導体薄膜の抵抗
体２１とを形成する。抵抗体２１をゲート電極１８と双
方向ツェナーダイオード２０との間に接続し、抵抗体２
１のシート抵抗をゲート電極１８のシート抵抗より大き
くする。これにより、静電気のゲート電極１８への進入
を抑制し、ゲート電極まで進入した静電気は速やかに拡
散されて静電気密度が低下し、ゲート酸化膜が静電気に
よる破壊から保護される。
Description
【０００１】
【産業上の利用分野】この発明は、ゲート電極に進入す
る静電気を抑制して、ゲート酸化膜の静電気による破壊
を防止できるようにした保護素子を備えたＭＯＳ形パワ
ー半導体装置およびその製造方法に関する。
る静電気を抑制して、ゲート酸化膜の静電気による破壊
を防止できるようにした保護素子を備えたＭＯＳ形パワ
ー半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の保護素子を備えたＭＯＳ形パワー
半導体装置として、たとえば、「Ｎｏｖｅｌ Ｇａｔｅ
−Ｐｒｏｔｅｃｔｉｏｎ Ｄｅｖｉｃｅｓ ｆｏｒ Ｍ
ＯＳＦＥＴ’Ｓ」（Ｉｓａｏ Ｙｏｓｈｉｄａ，ｅｔａ
ｌ，Ｐｒｏｃ，ｏｆ ｔｈｅ１２ｔｈ Ｃｏｎｆ（１９
８２ Ｉｎｔｌ）ｏｎ Ｓｏｌｉｄ ＳｔａｔｅＤｅｖ
ｉｃｅｓ，Ｔｏｋｙｏ，１９８２；ＪＪＡＰ ｖｏｌ．
２２（１９８３）Ｓｕｐｌ ２２−１，ｐｐ８１−８
４）に記載されているものがある。これは図６に示すよ
うに、縦型パワーＭＯＳＦＥＴに適用されたもので、縦
型パワーＭＯＳＦＥＴ１のゲート電極２は、多結晶Ｓｉ
薄膜によって形成されている。
半導体装置として、たとえば、「Ｎｏｖｅｌ Ｇａｔｅ
−Ｐｒｏｔｅｃｔｉｏｎ Ｄｅｖｉｃｅｓ ｆｏｒ Ｍ
ＯＳＦＥＴ’Ｓ」（Ｉｓａｏ Ｙｏｓｈｉｄａ，ｅｔａ
ｌ，Ｐｒｏｃ，ｏｆ ｔｈｅ１２ｔｈ Ｃｏｎｆ（１９
８２ Ｉｎｔｌ）ｏｎ Ｓｏｌｉｄ ＳｔａｔｅＤｅｖ
ｉｃｅｓ，Ｔｏｋｙｏ，１９８２；ＪＪＡＰ ｖｏｌ．
２２（１９８３）Ｓｕｐｌ ２２−１，ｐｐ８１−８
４）に記載されているものがある。これは図６に示すよ
うに、縦型パワーＭＯＳＦＥＴに適用されたもので、縦
型パワーＭＯＳＦＥＴ１のゲート電極２は、多結晶Ｓｉ
薄膜によって形成されている。
【０００３】Ｎ+ 形シリコンの半導体基板１ａ上に、エ
ピタキシヤル層１ｂを形成した後に、このエピタキシヤ
ル層１ｂの表面にＰ形ウエル層１ｃが形成されている。
Ｐ形ウエル層内にはＮ+ 層が設けられ、また、上記Ｐ
形ウエル層とエピタキシヤル層１ｂを含む半導体基体上
に、フィールド酸化膜１ｄとゲート酸化膜１ｅが形成さ
れている。そして、このゲート酸化膜１ｅ上およびフィ
ールド酸化膜１ｄ上に多結晶Ｓｉ薄膜が同時に形成され
る。
ピタキシヤル層１ｂを形成した後に、このエピタキシヤ
ル層１ｂの表面にＰ形ウエル層１ｃが形成されている。
Ｐ形ウエル層内にはＮ+ 層が設けられ、また、上記Ｐ
形ウエル層とエピタキシヤル層１ｂを含む半導体基体上
に、フィールド酸化膜１ｄとゲート酸化膜１ｅが形成さ
れている。そして、このゲート酸化膜１ｅ上およびフィ
ールド酸化膜１ｄ上に多結晶Ｓｉ薄膜が同時に形成され
る。
【０００４】このゲート酸化膜１ｅ上の多結晶Ｓｉ薄膜
によりゲート電極２が形成されており、またフィールド
酸化膜１ｄ上には、Ｎ+ の多結晶Ｓｉ薄膜３ａ、３ｂが
形成され、Ｎ+ の多結晶Ｓｉ薄膜３ａ、３ｂの間の多結
晶Ｓｉ薄膜はＰ形化して、Ｐ+ の多結晶Ｓｉ薄膜３ｃを
形成し、多結晶Ｓｉ薄膜３ａと３ｃのＰＮ接合と、多結
晶Ｓｉ３ｃと３ｂのＰＮ接合により、ゲート酸化膜保護
用の双方向ツェナーダイオード３が形成されている。Ｎ
+ の多結晶Ｓｉ薄膜３ａをゲートとし、Ｎ+ の多結晶Ｓ
ｉ薄膜３ｂを金属配線１ｉで、Ｐ形ウエル層内のＮ+ 層
と接続してソースとし、Ｎ形シリコン基板１ａ側をドレ
インとすることにより、図７にその等価回路が示される
縦形のＭＯＳＦＥＴが構成される。
によりゲート電極２が形成されており、またフィールド
酸化膜１ｄ上には、Ｎ+ の多結晶Ｓｉ薄膜３ａ、３ｂが
形成され、Ｎ+ の多結晶Ｓｉ薄膜３ａ、３ｂの間の多結
晶Ｓｉ薄膜はＰ形化して、Ｐ+ の多結晶Ｓｉ薄膜３ｃを
形成し、多結晶Ｓｉ薄膜３ａと３ｃのＰＮ接合と、多結
晶Ｓｉ３ｃと３ｂのＰＮ接合により、ゲート酸化膜保護
用の双方向ツェナーダイオード３が形成されている。Ｎ
+ の多結晶Ｓｉ薄膜３ａをゲートとし、Ｎ+ の多結晶Ｓ
ｉ薄膜３ｂを金属配線１ｉで、Ｐ形ウエル層内のＮ+ 層
と接続してソースとし、Ｎ形シリコン基板１ａ側をドレ
インとすることにより、図７にその等価回路が示される
縦形のＭＯＳＦＥＴが構成される。
【０００５】次に、このような構造の保護素子を備えた
ＭＯＳＦＥＴの動作について説明する。人体等の静電気
が帯電している物体の等価回路は、図８に示すようにな
る。すなわち、図７と同様に、縦型パワーＭＯＳＦＥＴ
１の外部ゲート端子に接続されるゲート端子Ｇとソース
Ｓ間には、保護素子としての双方向ツェナーダイオード
３が接続されている。なお、ドレインＤは図示しない電
源に接続されるようになっている。ここでゲート酸化膜
１ｅに印加される電圧Ｖがその破壊電圧Ｖcritに達する
と、ゲート酸化膜が破壊され、縦形パワーＭＯＳＦＥＴ
１が動作しなくなる。上記破壊電圧Ｖcritは、たとえ
ば、ゲート酸化膜１ｅの膜厚が５００オングストローム
の場合には、略５０Ｖ前後である。
ＭＯＳＦＥＴの動作について説明する。人体等の静電気
が帯電している物体の等価回路は、図８に示すようにな
る。すなわち、図７と同様に、縦型パワーＭＯＳＦＥＴ
１の外部ゲート端子に接続されるゲート端子Ｇとソース
Ｓ間には、保護素子としての双方向ツェナーダイオード
３が接続されている。なお、ドレインＤは図示しない電
源に接続されるようになっている。ここでゲート酸化膜
１ｅに印加される電圧Ｖがその破壊電圧Ｖcritに達する
と、ゲート酸化膜が破壊され、縦形パワーＭＯＳＦＥＴ
１が動作しなくなる。上記破壊電圧Ｖcritは、たとえ
ば、ゲート酸化膜１ｅの膜厚が５００オングストローム
の場合には、略５０Ｖ前後である。
【０００６】いま、帯電物体の静電容量をＣESD とし、
帯電物体の内部抵抗をＲESD とし、帯電している電圧を
ＶESD とする。この場合、帯電物体として、たとえば、
人体であるならば、上記静電容量ＣESD は１００ｐＦ程
度、内部抵抗ＲESD は１．５ＫΩ程度までとなる。人体
が縦形パワーＭＯＳＦＥＴ１に触れた場合、図中のスイ
ッチＳＷがオンしたのと同じになり、その静電容量ＣES
D は内部抵抗ＲESD を介して縦形パワーＭＯＳＦＥＴ１
のゲート端子Ｇに接続される。これにより、縦形パワー
ＭＯＳＦＥＴ１のゲート酸化膜１ｅに印加される電圧Ｖ
が上昇する一方、双方向ツェナーダイオード３を介して
静電気がゲートからソースへ放電する。
帯電物体の内部抵抗をＲESD とし、帯電している電圧を
ＶESD とする。この場合、帯電物体として、たとえば、
人体であるならば、上記静電容量ＣESD は１００ｐＦ程
度、内部抵抗ＲESD は１．５ＫΩ程度までとなる。人体
が縦形パワーＭＯＳＦＥＴ１に触れた場合、図中のスイ
ッチＳＷがオンしたのと同じになり、その静電容量ＣES
D は内部抵抗ＲESD を介して縦形パワーＭＯＳＦＥＴ１
のゲート端子Ｇに接続される。これにより、縦形パワー
ＭＯＳＦＥＴ１のゲート酸化膜１ｅに印加される電圧Ｖ
が上昇する一方、双方向ツェナーダイオード３を介して
静電気がゲートからソースへ放電する。
【０００７】したがって、双方向ツェナーダイオード３
がない場合に比較して、ゲート酸化膜１ｅに印加される
電圧Ｖの上昇が小さい。このように、双方向ツェナーダ
イオード３によって縦形パワーＭＯＳＦＥＴ１のゲート
酸化膜１ｅが静電気による破壊から保護されることにな
る。なお、この場合の保護素子として、上記双方向ツェ
ナーダイオード３による以外に、バイポーラトランジス
タ、ＭＯＳＦＥＴ、サイリスタなども使用される。そし
てさらにその保護性能を向上させるため入力抵抗を付加
することも行なわれる。
がない場合に比較して、ゲート酸化膜１ｅに印加される
電圧Ｖの上昇が小さい。このように、双方向ツェナーダ
イオード３によって縦形パワーＭＯＳＦＥＴ１のゲート
酸化膜１ｅが静電気による破壊から保護されることにな
る。なお、この場合の保護素子として、上記双方向ツェ
ナーダイオード３による以外に、バイポーラトランジス
タ、ＭＯＳＦＥＴ、サイリスタなども使用される。そし
てさらにその保護性能を向上させるため入力抵抗を付加
することも行なわれる。
【０００８】
【発明が解決しようとする課題】ここで発明者は、ゲー
ト酸化膜に印加される電圧の上昇について行なった解
析、研究を通じて、以下のような知見を得た。すなわ
ち、図９、図１０は研究に用いたゲートコンタクト部の
レイアウトを示し、図１０は図９におけるＰ−Ｐ線に沿
った断面図である。ゲートパッドＰＧ’とゲート電極２
は、ゲートコンタクト２５’を介して接続されている。
ゲートコンタクト２５’は複数個が列状に並び、列間の
間隔がＷとされている。
ト酸化膜に印加される電圧の上昇について行なった解
析、研究を通じて、以下のような知見を得た。すなわ
ち、図９、図１０は研究に用いたゲートコンタクト部の
レイアウトを示し、図１０は図９におけるＰ−Ｐ線に沿
った断面図である。ゲートパッドＰＧ’とゲート電極２
は、ゲートコンタクト２５’を介して接続されている。
ゲートコンタクト２５’は複数個が列状に並び、列間の
間隔がＷとされている。
【０００９】静電気が双方向ツェナーダイオード３を介
して放電する時定数をτとし、その間に静電気の一部が
ゲートコンタクト２５’を介してゲート電極２を充電す
る。その結果として、ゲート酸化膜１ｅに電圧Ｖが印加
される。このとき、ゲート電極２を構成する半導体薄膜
のシート抵抗をρとし、ゲート酸化膜１ｅの膜厚をｔと
し、ゲート酸化膜の誘電率をε（ε＝３．９×８．８５
４１８×１０-14 Ｆ／ｃｍ）とすると、静電気が放電時
定数τ中にゲートコンタクト２５’からゲート電極２内
部に拡散していける拡散距離Ｌは、次式で表される。
して放電する時定数をτとし、その間に静電気の一部が
ゲートコンタクト２５’を介してゲート電極２を充電す
る。その結果として、ゲート酸化膜１ｅに電圧Ｖが印加
される。このとき、ゲート電極２を構成する半導体薄膜
のシート抵抗をρとし、ゲート酸化膜１ｅの膜厚をｔと
し、ゲート酸化膜の誘電率をε（ε＝３．９×８．８５
４１８×１０-14 Ｆ／ｃｍ）とすると、静電気が放電時
定数τ中にゲートコンタクト２５’からゲート電極２内
部に拡散していける拡散距離Ｌは、次式で表される。
【数１】 この拡散距離Ｌが大きければ、多くの静電気がゲートコ
ンタクト２５’からゲート電極２の内へ拡散されるか
ら、上記電圧Ｖの上昇が小さく抑さえられ、ゲート酸化
膜１ｅが破壊されにくくなる。
ンタクト２５’からゲート電極２の内へ拡散されるか
ら、上記電圧Ｖの上昇が小さく抑さえられ、ゲート酸化
膜１ｅが破壊されにくくなる。
【００１０】しかしながら、従来ポリＳｉゲートのシー
ト抵抗が比較的高いために、静電気耐量を上げるには、
（１）ポリＳｉ入力抵抗を大きくし、（２）ゲートコン
タクトをたくさんとる必要があった。ゲートコンタクト
をたくさんとると有効な素子面積が減少し、また入力抵
抗を大きくすると応答速度が遅くなるという問題があ
る。
ト抵抗が比較的高いために、静電気耐量を上げるには、
（１）ポリＳｉ入力抵抗を大きくし、（２）ゲートコン
タクトをたくさんとる必要があった。ゲートコンタクト
をたくさんとると有効な素子面積が減少し、また入力抵
抗を大きくすると応答速度が遅くなるという問題があ
る。
【００１１】これに対して、特開平３−１４７３７３号
公報にはサイズを大きくすることなく抵抗体の電流容量
を大きくするようにした第２の従来例が開示されてい
る。この第２の従来例においては、複数のベ−ス領域を
有することにより、大電流特性をもつ絶縁ゲート形トラ
ンジスタにおいて、多結晶または単結晶の半導体に不純
物を混入することにより形成される抵抗体と電圧クラン
プ素子がゲート電極に接続され、この抵抗体をボンデイ
ング用電極の下に挿入してある。このボンデイング用電
極に上記多結晶または単結晶の半導体に不純物を混入し
た第１の抵抗体の一端を接続し、第１の抵抗体の他端に
これと同様の第２の抵抗体の一端を接続するとともに、
第２の抵抗体の他端がゲート電極に接続され、両抵抗体
の接続点とソース電極の間に電圧クランプ端子が接続さ
れている。
公報にはサイズを大きくすることなく抵抗体の電流容量
を大きくするようにした第２の従来例が開示されてい
る。この第２の従来例においては、複数のベ−ス領域を
有することにより、大電流特性をもつ絶縁ゲート形トラ
ンジスタにおいて、多結晶または単結晶の半導体に不純
物を混入することにより形成される抵抗体と電圧クラン
プ素子がゲート電極に接続され、この抵抗体をボンデイ
ング用電極の下に挿入してある。このボンデイング用電
極に上記多結晶または単結晶の半導体に不純物を混入し
た第１の抵抗体の一端を接続し、第１の抵抗体の他端に
これと同様の第２の抵抗体の一端を接続するとともに、
第２の抵抗体の他端がゲート電極に接続され、両抵抗体
の接続点とソース電極の間に電圧クランプ端子が接続さ
れている。
【００１２】このように、ボンデイング用電極の下に抵
抗体を配置することにより、必要な電流容量を得るに十
分な大きな抵抗体を他の場所を設定することなく形成で
きるとともに、抵抗体とダイオ−ドの厚さをゲート電極
材料よりも厚くすることができ、抵抗体の電流容量を大
きくし、ダイオードの内部抵抗を下げるようにしてい
る。しかしながら、上記第２の従来例においても、第１
の従来例の場合と同様に、抵抗体の抵抗値を下げれば、
結局静電気の拡散距離が小さくなり、ひいては、静電気
に対して弱くなる結果を招くことになるという問題から
は開放されていない。
抗体を配置することにより、必要な電流容量を得るに十
分な大きな抵抗体を他の場所を設定することなく形成で
きるとともに、抵抗体とダイオ−ドの厚さをゲート電極
材料よりも厚くすることができ、抵抗体の電流容量を大
きくし、ダイオードの内部抵抗を下げるようにしてい
る。しかしながら、上記第２の従来例においても、第１
の従来例の場合と同様に、抵抗体の抵抗値を下げれば、
結局静電気の拡散距離が小さくなり、ひいては、静電気
に対して弱くなる結果を招くことになるという問題から
は開放されていない。
【００１３】したがって本発明は、上記従来の問題点に
鑑み、抵抗サイズを大きくすることなくゲート電極への
静電気の進入が抑さえられ、またゲート電極に到達した
静電気は速やかに拡散されるようにした、保護素子を備
えたＭＯＳ形パワー半導体素子を提供することを目的と
する。
鑑み、抵抗サイズを大きくすることなくゲート電極への
静電気の進入が抑さえられ、またゲート電極に到達した
静電気は速やかに拡散されるようにした、保護素子を備
えたＭＯＳ形パワー半導体素子を提供することを目的と
する。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、半導体基体上にゲート酸
化膜を介して形成された半導体薄膜のゲート電極を有す
るＭＯＳ形パワー半導体素子と、前記半導体基体上のフ
ィールド酸化膜上に形成された静電気放電用保護素子
と、半導体薄膜により形成されて前記静電気放電用保護
素子とゲート電極との間に接続された抵抗体とを備え、
該抵抗体を形成する半導体薄膜のシート抵抗は、前記ゲ
ート電極を形成している半導体薄膜のシート抵抗より高
い抵抗値を有し、シリサイドや高融点金属を使ってゲー
ト電極のシート抵抗を十分低くするように設定されてい
るものとした。
に、請求項１に記載の発明は、半導体基体上にゲート酸
化膜を介して形成された半導体薄膜のゲート電極を有す
るＭＯＳ形パワー半導体素子と、前記半導体基体上のフ
ィールド酸化膜上に形成された静電気放電用保護素子
と、半導体薄膜により形成されて前記静電気放電用保護
素子とゲート電極との間に接続された抵抗体とを備え、
該抵抗体を形成する半導体薄膜のシート抵抗は、前記ゲ
ート電極を形成している半導体薄膜のシート抵抗より高
い抵抗値を有し、シリサイドや高融点金属を使ってゲー
ト電極のシート抵抗を十分低くするように設定されてい
るものとした。
【００１５】また、請求項５に記載の発明は、上層が高
濃度に形成された半導体基体上に成長されたエピタキシ
ヤル層を介して形成したフィールド酸化膜の所定個所を
エッチングして除去することにより露出した半導体基体
の素子形成領域の上面にゲート酸化膜を形成する工程
と、前記フィールド酸化膜およびゲート酸化膜上に多結
晶Ｓｉ薄膜とシリサイドまたは高融点金属を順次所定の
厚さで堆積させる工程と、前記ゲート酸化膜上に対応す
る所定個所に前記シリサイドまたは高融点金属をエッチ
ングにより所定のパターンに残存させた後に前記多結晶
Ｓｉ薄膜を所定個所に残存させて上記多結晶Ｓｉ薄膜と
前記シリサイドまたは高融点金属層の２層構造のゲート
電極を形成する工程と、前記ゲート電極をマスクにして
前記半導体基体に不純物を導入し、かつ前記フィールド
酸化膜上の前記残存した多結晶Ｓｉ薄膜に不純物を導入
して、静電気放電用保護素子、および上記ゲート電極と
静電気放電用保護素子とを接続する抵抗体とを形成する
工程と、前記不純物を導入した後に層間絶縁膜を形成
し、かつこの層間絶縁膜の所定個所にコンタクト孔をあ
けて上記不純物を導入した領域に接続する配線を形成す
る工程とからなるものとした。
濃度に形成された半導体基体上に成長されたエピタキシ
ヤル層を介して形成したフィールド酸化膜の所定個所を
エッチングして除去することにより露出した半導体基体
の素子形成領域の上面にゲート酸化膜を形成する工程
と、前記フィールド酸化膜およびゲート酸化膜上に多結
晶Ｓｉ薄膜とシリサイドまたは高融点金属を順次所定の
厚さで堆積させる工程と、前記ゲート酸化膜上に対応す
る所定個所に前記シリサイドまたは高融点金属をエッチ
ングにより所定のパターンに残存させた後に前記多結晶
Ｓｉ薄膜を所定個所に残存させて上記多結晶Ｓｉ薄膜と
前記シリサイドまたは高融点金属層の２層構造のゲート
電極を形成する工程と、前記ゲート電極をマスクにして
前記半導体基体に不純物を導入し、かつ前記フィールド
酸化膜上の前記残存した多結晶Ｓｉ薄膜に不純物を導入
して、静電気放電用保護素子、および上記ゲート電極と
静電気放電用保護素子とを接続する抵抗体とを形成する
工程と、前記不純物を導入した後に層間絶縁膜を形成
し、かつこの層間絶縁膜の所定個所にコンタクト孔をあ
けて上記不純物を導入した領域に接続する配線を形成す
る工程とからなるものとした。
【００１６】さらに、請求項６に記載の発明は、上層が
高濃度に形成された半導体基体上に成長されたエピタキ
シヤル層を介して形成したフィールド酸化膜の所定個所
をエッチングして除去することにより露出した半導体基
体の素子形成領域の上面にゲート酸化膜を形成する工程
と、前記素子形成領域の前記ゲート酸化膜上の位置にパ
ターン化した高融点金属膜またはドープド多結晶Ｓｉ薄
膜によるゲート電極を形成する工程と、全面に層間絶縁
膜と多結晶Ｓｉ薄膜を順次堆積した後に前記フィールド
酸化膜上に対応する部位の所定位置に前記多結晶Ｓｉ薄
膜を所定の形状にパターン化して残存する工程と、前記
ゲート電極をマスクにして上記半導体基体に不純物を導
入し、かつ前記フィールド酸化膜上の前記残存した多結
晶Ｓｉ薄膜に不純物を導入して、静電気放電用保護素
子、および前記ゲート電極と静電気放電用保護素子とを
接続する抵抗体とを形成する工程と、前記不純物を導入
した後に層間絶縁膜を形成し、かつこの層間絶縁膜の所
定個所にコンタクト孔をあけて前記不純物を導入した領
域に接続する配線を形成する工程とからなるものとし
た。
高濃度に形成された半導体基体上に成長されたエピタキ
シヤル層を介して形成したフィールド酸化膜の所定個所
をエッチングして除去することにより露出した半導体基
体の素子形成領域の上面にゲート酸化膜を形成する工程
と、前記素子形成領域の前記ゲート酸化膜上の位置にパ
ターン化した高融点金属膜またはドープド多結晶Ｓｉ薄
膜によるゲート電極を形成する工程と、全面に層間絶縁
膜と多結晶Ｓｉ薄膜を順次堆積した後に前記フィールド
酸化膜上に対応する部位の所定位置に前記多結晶Ｓｉ薄
膜を所定の形状にパターン化して残存する工程と、前記
ゲート電極をマスクにして上記半導体基体に不純物を導
入し、かつ前記フィールド酸化膜上の前記残存した多結
晶Ｓｉ薄膜に不純物を導入して、静電気放電用保護素
子、および前記ゲート電極と静電気放電用保護素子とを
接続する抵抗体とを形成する工程と、前記不純物を導入
した後に層間絶縁膜を形成し、かつこの層間絶縁膜の所
定個所にコンタクト孔をあけて前記不純物を導入した領
域に接続する配線を形成する工程とからなるものとし
た。
【００１７】
【作用】請求項１の発明においては、帯電している物体
に接触すると、静電気放電用保護素子を介して静電気が
ゲート電極からソースへ放電するとともに、静電気の一
部が抵抗体を介してゲート電極にまで進入し、ゲート電
極の内部へと拡散する。この抵抗体を形成する半導体薄
膜のシート抵抗は、ゲート電極の半導体薄膜のシート抵
抗よりも抵抗値を大きくし、シリサイド又は高融点金属
を利用してゲート電極のシート抵抗を十分低く設定され
ているから、静電気の放電時定数が大きくなり、ゲート
電極での静電気の拡散距離が大きくなり、ゲート電極へ
の進入をしにくくする。また、ゲート電極にまで進入し
た静電気は、ゲート電極の半導体薄膜のシート抵抗が低
いことから、ゲートコンタクトを増さなくてもゲート電
極で静電気が素早く拡散され、ゲート電極での静電気の
密度が低くくなる。 これにより、ゲート酸化膜に印加
される電圧が小さくなり、ゲート酸化膜が静電気放電に
よる破壊から保護される。
に接触すると、静電気放電用保護素子を介して静電気が
ゲート電極からソースへ放電するとともに、静電気の一
部が抵抗体を介してゲート電極にまで進入し、ゲート電
極の内部へと拡散する。この抵抗体を形成する半導体薄
膜のシート抵抗は、ゲート電極の半導体薄膜のシート抵
抗よりも抵抗値を大きくし、シリサイド又は高融点金属
を利用してゲート電極のシート抵抗を十分低く設定され
ているから、静電気の放電時定数が大きくなり、ゲート
電極での静電気の拡散距離が大きくなり、ゲート電極へ
の進入をしにくくする。また、ゲート電極にまで進入し
た静電気は、ゲート電極の半導体薄膜のシート抵抗が低
いことから、ゲートコンタクトを増さなくてもゲート電
極で静電気が素早く拡散され、ゲート電極での静電気の
密度が低くくなる。 これにより、ゲート酸化膜に印加
される電圧が小さくなり、ゲート酸化膜が静電気放電に
よる破壊から保護される。
【００１８】また、請求項６に記載の発明においては、
ゲート酸化膜上に多結晶Ｓｉ薄膜とシリサイドまたは高
融点金属膜による２層構造としたゲート電極を形成し、
かつフィールド酸化膜上には多結晶Ｓｉ薄膜による静電
気放電用保護素子を形成するとともに、半導体薄膜によ
る抵抗体を形成し、この抵抗体をゲート電極と静電気放
電用保護素子との間に接続し、この抵抗体のシート抵抗
がゲート電極のシート抵抗よりも大きくしているから、
静電気の放電時定数が大きくなり、かつゲート電極は多
結晶Ｓｉとシリサイドまたは高融点金属で形成されてい
ることから、ゲート電極での静電気の拡散距離が大きく
なり、ゲートコンタクトを減らしてもゲート電極直下の
ゲート酸化膜の印加電圧が低くなり、ゲート酸化膜が静
電気の放電に対して破壊されなくなる。従って有効素子
面積を減少させずに静電気耐量を大きくできる。
ゲート酸化膜上に多結晶Ｓｉ薄膜とシリサイドまたは高
融点金属膜による２層構造としたゲート電極を形成し、
かつフィールド酸化膜上には多結晶Ｓｉ薄膜による静電
気放電用保護素子を形成するとともに、半導体薄膜によ
る抵抗体を形成し、この抵抗体をゲート電極と静電気放
電用保護素子との間に接続し、この抵抗体のシート抵抗
がゲート電極のシート抵抗よりも大きくしているから、
静電気の放電時定数が大きくなり、かつゲート電極は多
結晶Ｓｉとシリサイドまたは高融点金属で形成されてい
ることから、ゲート電極での静電気の拡散距離が大きく
なり、ゲートコンタクトを減らしてもゲート電極直下の
ゲート酸化膜の印加電圧が低くなり、ゲート酸化膜が静
電気の放電に対して破壊されなくなる。従って有効素子
面積を減少させずに静電気耐量を大きくできる。
【００１９】さらに、請求項７に記載の発明において
は、ゲート酸化膜上に高融点金属またはドープド多結晶
Ｓｉによるゲート電極を形成し、層間絶縁膜を介してフ
ィールド酸化膜上に多結晶Ｓｉ薄膜による静電気放電用
保護素子と半導体薄膜による抵抗体を形成し、この抵抗
体をゲート電極と静電気放電用保護素子との間に接続
し、この抵抗体のシート抵抗がゲート電極のシート抵抗
よりも大きくしているから、静電気の放電時定数が大き
くなり、かつゲート電極での静電気の拡散距離が大きく
なり、ゲート電極下のゲート酸化膜の印加電圧が低くな
り、ゲート酸化膜が静電気に対して破壊されなくなる。
は、ゲート酸化膜上に高融点金属またはドープド多結晶
Ｓｉによるゲート電極を形成し、層間絶縁膜を介してフ
ィールド酸化膜上に多結晶Ｓｉ薄膜による静電気放電用
保護素子と半導体薄膜による抵抗体を形成し、この抵抗
体をゲート電極と静電気放電用保護素子との間に接続
し、この抵抗体のシート抵抗がゲート電極のシート抵抗
よりも大きくしているから、静電気の放電時定数が大き
くなり、かつゲート電極での静電気の拡散距離が大きく
なり、ゲート電極下のゲート酸化膜の印加電圧が低くな
り、ゲート酸化膜が静電気に対して破壊されなくなる。
【００２０】
【実施例】図１は、縦形パワーＭＯＳＦＥＴに適用した
この発明の第１の実施例を示す断面図である。高濃度Ｎ
+ シリコン基板１１（以下、半導体基板という）上に
は、低濃度Ｎ-のエピタキシヤル層１２が形成されてい
るとともに、Ｐ形ウエル層１３が形成されている。これ
らの半導体基板１１、エピタキシヤル層１２、Ｐ形ウエ
ル層１３により、半導体基体が構成されている。Ｐ形ウ
エル層１３には、Ｎ+ の拡散層１４、１５が形成されて
いる。
この発明の第１の実施例を示す断面図である。高濃度Ｎ
+ シリコン基板１１（以下、半導体基板という）上に
は、低濃度Ｎ-のエピタキシヤル層１２が形成されてい
るとともに、Ｐ形ウエル層１３が形成されている。これ
らの半導体基板１１、エピタキシヤル層１２、Ｐ形ウエ
ル層１３により、半導体基体が構成されている。Ｐ形ウ
エル層１３には、Ｎ+ の拡散層１４、１５が形成されて
いる。
【００２１】また、半導体基体上には前記Ｐ形ウエル層
１３に対応してフィールド酸化膜１６が形成されてい
る。さらに半導体基体上には、隣接する同志の上記Ｐ形
ウエル層１３、１３にわたってゲート酸化膜１７が形成
されている。このゲート酸化膜上１７上には、ゲート電
極１８が形成されている。 ゲート電極１８は、多結晶
Ｓｉ薄膜１８ａと、たとえば、ＷＳｉ2 によるシリサイ
ド１８ｂとの２層構造になっている。かくして、エピタ
キシヤル層１２、Ｐ形ウエル層１３、拡散層１４、１
５、ゲート酸化膜１７、ゲート電極１８とにより縦形パ
ワーＭＯＳＦＥＴ１９が形成されている。
１３に対応してフィールド酸化膜１６が形成されてい
る。さらに半導体基体上には、隣接する同志の上記Ｐ形
ウエル層１３、１３にわたってゲート酸化膜１７が形成
されている。このゲート酸化膜上１７上には、ゲート電
極１８が形成されている。 ゲート電極１８は、多結晶
Ｓｉ薄膜１８ａと、たとえば、ＷＳｉ2 によるシリサイ
ド１８ｂとの２層構造になっている。かくして、エピタ
キシヤル層１２、Ｐ形ウエル層１３、拡散層１４、１
５、ゲート酸化膜１７、ゲート電極１８とにより縦形パ
ワーＭＯＳＦＥＴ１９が形成されている。
【００２２】上記フィールド酸化膜１６上には、多結晶
Ｓｉ薄膜にＮ形不純物を注入したＮ+ 層２０ａ、２０ｂ
と、Ｐ形不純物を注入したＰ+ 層２０ｃが形成されてい
る。これらのＮ+ 層２０ａとＰ+ 層２０ｃとのＰＮ接合
と、Ｎ+ 層２０ｂとＰ+ 層２０ｃとのＰＮ接合との二つ
のＰＮ接合により、双方向ツェナーダイオード２０が形
成されている。この双方向ツェナーダイオード２０は、
縦形パワーＭＯＳＦＥＴ１９のゲート酸化膜１７の静電
気の放電による破壊から保護するための、静電気放電用
保護素子となるものである。
Ｓｉ薄膜にＮ形不純物を注入したＮ+ 層２０ａ、２０ｂ
と、Ｐ形不純物を注入したＰ+ 層２０ｃが形成されてい
る。これらのＮ+ 層２０ａとＰ+ 層２０ｃとのＰＮ接合
と、Ｎ+ 層２０ｂとＰ+ 層２０ｃとのＰＮ接合との二つ
のＰＮ接合により、双方向ツェナーダイオード２０が形
成されている。この双方向ツェナーダイオード２０は、
縦形パワーＭＯＳＦＥＴ１９のゲート酸化膜１７の静電
気の放電による破壊から保護するための、静電気放電用
保護素子となるものである。
【００２３】また、フィールド酸化膜１６上には、抵抗
体２１が形成されている。この抵抗体２１は、上記双方
向ツェナーダイオード２０のＮ+ 層２０ａ、２０ｂ形成
の際同時に形成され、これらのＮ+ 層２０ａ、２０ｂと
同じ導電形を有し、Ｎ+ 形の多結晶Ｓｉ薄膜となってい
る。抵抗体２１をなす多結晶Ｓｉ薄膜のシート抵抗は、
ゲート電極１８をなす半導体薄膜のシート抵抗、すなわ
ち、多結晶Ｓｉ薄膜１８ａとシリサイド１８ｂとによる
シート抵抗よりも抵抗値が大きくなるように設定されて
いる。
体２１が形成されている。この抵抗体２１は、上記双方
向ツェナーダイオード２０のＮ+ 層２０ａ、２０ｂ形成
の際同時に形成され、これらのＮ+ 層２０ａ、２０ｂと
同じ導電形を有し、Ｎ+ 形の多結晶Ｓｉ薄膜となってい
る。抵抗体２１をなす多結晶Ｓｉ薄膜のシート抵抗は、
ゲート電極１８をなす半導体薄膜のシート抵抗、すなわ
ち、多結晶Ｓｉ薄膜１８ａとシリサイド１８ｂとによる
シート抵抗よりも抵抗値が大きくなるように設定されて
いる。
【００２４】上記縦形パワーＭＯＳＦＥＴ１９、双方向
ツェナーダイオード２０、抵抗体２１を埋設するように
層間絶縁膜２２が形成されている。そして、層間絶縁膜
２２の所定個所、すなわち、拡散層１４、１５、Ｎ+ 層
２０ａ、２０ｂ、抵抗体２１の所定位置に対応した位置
にコンタクト孔が形成されている。層間絶縁膜２２の上
面には、Ａｌなどの金属配線２３が形成されている。こ
の金属配線２３は、上記コンタクト孔を通して拡散層１
４、１５とコンタクトすることにより、ソースＳを外部
に接続可能になっている。また、抵抗体２１の一端はゲ
ートパッドＰＧとつながるＡｌ配線に接続し、他端はＡ
ｌ配線を介して、図示しないコンタクトを経て、ゲート
電極１８のシリサイド１８ｂへ接続されている。
ツェナーダイオード２０、抵抗体２１を埋設するように
層間絶縁膜２２が形成されている。そして、層間絶縁膜
２２の所定個所、すなわち、拡散層１４、１５、Ｎ+ 層
２０ａ、２０ｂ、抵抗体２１の所定位置に対応した位置
にコンタクト孔が形成されている。層間絶縁膜２２の上
面には、Ａｌなどの金属配線２３が形成されている。こ
の金属配線２３は、上記コンタクト孔を通して拡散層１
４、１５とコンタクトすることにより、ソースＳを外部
に接続可能になっている。また、抵抗体２１の一端はゲ
ートパッドＰＧとつながるＡｌ配線に接続し、他端はＡ
ｌ配線を介して、図示しないコンタクトを経て、ゲート
電極１８のシリサイド１８ｂへ接続されている。
【００２５】次に、上記ＭＯＳ形パワー半導体装置の製
造方法について、図２の工程断面図により説明する。ま
ず、図２の（Ａ）に示すように、高濃度Ｎ+ Ｓｉ基板の
半導体基板１１上に、低濃度Ｎ- のエピタキシヤル層１
２をエピタキシヤル成長させる。次いで、図には示され
ていないが、このエピタキシヤル層１２の表面を酸化し
てレジストを塗布し、フォトリソグラフィにより、レジ
ストをパターン化して、さらにそのレジストのパターン
をマスクにしてエピタキシヤル層１２にほう素などのイ
オンの打ち込みを行い、さらに熱拡散により、Ｐ形ウエ
ル層を形成する。このＰ形ウエル層は図１では、符号１
３で示されている。
造方法について、図２の工程断面図により説明する。ま
ず、図２の（Ａ）に示すように、高濃度Ｎ+ Ｓｉ基板の
半導体基板１１上に、低濃度Ｎ- のエピタキシヤル層１
２をエピタキシヤル成長させる。次いで、図には示され
ていないが、このエピタキシヤル層１２の表面を酸化し
てレジストを塗布し、フォトリソグラフィにより、レジ
ストをパターン化して、さらにそのレジストのパターン
をマスクにしてエピタキシヤル層１２にほう素などのイ
オンの打ち込みを行い、さらに熱拡散により、Ｐ形ウエ
ル層を形成する。このＰ形ウエル層は図１では、符号１
３で示されている。
【００２６】続いて、Ｐ形ウエル層およびエピタキシヤ
ル層１２を含む半導体基体上に、ＳｉＯ2 、Ｓｉ3 Ｎ3
を順次ＣＶＤ（Ｃｈｅｍｉｃａl Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法により堆積させるとともに、レジス
トを塗布し、フォトリソグラフィによりレジストのパタ
−ニングを行い、このレジストをマスクにしてＳｉ3 Ｎ
3 をエッチングにより除去するとともに、ヒ素などのイ
オンの打ち込みを行う。 この後、Ｓｉ3 Ｎ3 上のレジ
ストを除去して、ＬＯＣＯＳ法によりＳｉ3 Ｎ3 で素子
形成領域を保護してＳｉＯ2 を熱酸化させ、フィールド
酸化膜１６を形成する。
ル層１２を含む半導体基体上に、ＳｉＯ2 、Ｓｉ3 Ｎ3
を順次ＣＶＤ（Ｃｈｅｍｉｃａl Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法により堆積させるとともに、レジス
トを塗布し、フォトリソグラフィによりレジストのパタ
−ニングを行い、このレジストをマスクにしてＳｉ3 Ｎ
3 をエッチングにより除去するとともに、ヒ素などのイ
オンの打ち込みを行う。 この後、Ｓｉ3 Ｎ3 上のレジ
ストを除去して、ＬＯＣＯＳ法によりＳｉ3 Ｎ3 で素子
形成領域を保護してＳｉＯ2 を熱酸化させ、フィールド
酸化膜１６を形成する。
【００２７】次に、半導体基体の素子形成領域の上記Ｓ
ｉ3 Ｎ3 およびＳｉＯ2 を順次エッチングにより除去し
て、半導体基体の素子形成領域のエピタキシヤル層１２
の表面を露出させる。次いで、所定の膜厚のＳｉＯ2 の
ゲート酸化膜１７を形成する。このゲート酸化膜１７上
に、所定の厚さの多結晶Ｓｉ薄膜２６をＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａl Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて堆積させ
る。そして、この多結晶Ｓｉ薄膜２６上にＷＳｉなどの
シリサイド２７を堆積させる。
ｉ3 Ｎ3 およびＳｉＯ2 を順次エッチングにより除去し
て、半導体基体の素子形成領域のエピタキシヤル層１２
の表面を露出させる。次いで、所定の膜厚のＳｉＯ2 の
ゲート酸化膜１７を形成する。このゲート酸化膜１７上
に、所定の厚さの多結晶Ｓｉ薄膜２６をＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａl Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて堆積させ
る。そして、この多結晶Ｓｉ薄膜２６上にＷＳｉなどの
シリサイド２７を堆積させる。
【００２８】次に、図２の（Ｂ）に示すように、フォト
リソグラフィおよびＲＩＥ法を用いてシリサイド２７の
所定個所をエッチングして、ゲート酸化膜１７に対応す
る部位にゲート電極１８のシリサイド１８ｂを残存させ
るとともに、多結晶Ｓｉ薄膜２６を露出させる。
リソグラフィおよびＲＩＥ法を用いてシリサイド２７の
所定個所をエッチングして、ゲート酸化膜１７に対応す
る部位にゲート電極１８のシリサイド１８ｂを残存させ
るとともに、多結晶Ｓｉ薄膜２６を露出させる。
【００２９】次に、図２の（Ｃ）に示すように、再びフ
ォトリソグラフィおよびＲＩＥ法を用いて、露出した多
結晶Ｓｉ薄膜２６の所定個所をエッチングする。これに
より、フィールド酸化膜１６上に図１で示した双方向ツ
ェナーダイオード２０を形成する多結晶Ｓｉ薄膜２０Ａ
と、抵抗体２１を形成する多結晶Ｓｉ薄膜２１Ａとが残
存される。また、このとき、エッチングガスの種類や混
合比などを適宜変えることにより、シリサイド２７がエ
ッチングされずに、多結晶Ｓｉ薄膜２６のみをエッチン
グするようにすれば、自己整合的にシリサイド１８ｂ直
下の多結晶Ｓｉ薄膜１８ａを残存することができる。こ
れにより、多結晶Ｓｉ薄膜１８ａとシリサイド１８ｂと
による２層構造のゲート電極１８が形成される。
ォトリソグラフィおよびＲＩＥ法を用いて、露出した多
結晶Ｓｉ薄膜２６の所定個所をエッチングする。これに
より、フィールド酸化膜１６上に図１で示した双方向ツ
ェナーダイオード２０を形成する多結晶Ｓｉ薄膜２０Ａ
と、抵抗体２１を形成する多結晶Ｓｉ薄膜２１Ａとが残
存される。また、このとき、エッチングガスの種類や混
合比などを適宜変えることにより、シリサイド２７がエ
ッチングされずに、多結晶Ｓｉ薄膜２６のみをエッチン
グするようにすれば、自己整合的にシリサイド１８ｂ直
下の多結晶Ｓｉ薄膜１８ａを残存することができる。こ
れにより、多結晶Ｓｉ薄膜１８ａとシリサイド１８ｂと
による２層構造のゲート電極１８が形成される。
【００３０】このあと、所定のマスクを当ててヒ素など
のイオン注入を行うことにより、多結晶Ｓｉ薄膜２０
Ａ、２１Ａにイオンが注入され、多結晶Ｓｉ薄膜２１Ａ
が、図１における抵抗体２１となる。また、ゲート電極
１８の両側に対応して、図１図示のＰ形ウエル層１３に
は、ソースとなる同じく図示省略のＮ+ 拡散層１４、１
５が形成される。
のイオン注入を行うことにより、多結晶Ｓｉ薄膜２０
Ａ、２１Ａにイオンが注入され、多結晶Ｓｉ薄膜２１Ａ
が、図１における抵抗体２１となる。また、ゲート電極
１８の両側に対応して、図１図示のＰ形ウエル層１３に
は、ソースとなる同じく図示省略のＮ+ 拡散層１４、１
５が形成される。
【００３１】次いで、多結晶Ｓｉ薄膜２０Ａ上に所定の
マスクを当てて、ほう素などのイオンの打ち込みを行う
ことにより、この多結晶Ｓｉ薄膜２０ＡにＰ+ 層２０ｃ
を形成する。このようにして、多結晶Ｓｉ薄膜２０Ａ
が、図１で示したような二つのＰＮ接合を有する双方向
ツェナーダイオード２０を形成する。
マスクを当てて、ほう素などのイオンの打ち込みを行う
ことにより、この多結晶Ｓｉ薄膜２０ＡにＰ+ 層２０ｃ
を形成する。このようにして、多結晶Ｓｉ薄膜２０Ａ
が、図１で示したような二つのＰＮ接合を有する双方向
ツェナーダイオード２０を形成する。
【００３２】以上のイオン注入工程の後、図１で示した
ように、層間絶縁膜２２を形成し、所定個所にコンタク
ト孔をあけ、最後にＡｌなどの金属配線２３を形成する
ことにより、図１に示した構造の保護素子を備えたＭＯ
Ｓ形パワー半導体素子を製造することができる。なお、
シリサイドとしてＷＳｉ2 を使用した場合について例示
したが、この他に、たとえば、ＴｉＳｉ2 などでもよ
く、さらにはシリサイドに代えて高融点金属などを用い
てもよい。
ように、層間絶縁膜２２を形成し、所定個所にコンタク
ト孔をあけ、最後にＡｌなどの金属配線２３を形成する
ことにより、図１に示した構造の保護素子を備えたＭＯ
Ｓ形パワー半導体素子を製造することができる。なお、
シリサイドとしてＷＳｉ2 を使用した場合について例示
したが、この他に、たとえば、ＴｉＳｉ2 などでもよ
く、さらにはシリサイドに代えて高融点金属などを用い
てもよい。
【００３３】本実施例は以上のように構成され、図３に
示すような等価回路が得られる。この等価回路は、外部
ゲート端子には、ゲートパッドＰＧを介して抵抗体２１
の一端と双方向ツェナーダイオード２０の一端が接続さ
れる。双方向ツェナーダイオード２０の他端は縦形パワ
ーＭＯＳＦＥＴ１９のソースＳに接続され、抵抗体２１
の他端は縦形パワーＭＯＳＦＥＴ１９のゲート電極１８
に接続される。
示すような等価回路が得られる。この等価回路は、外部
ゲート端子には、ゲートパッドＰＧを介して抵抗体２１
の一端と双方向ツェナーダイオード２０の一端が接続さ
れる。双方向ツェナーダイオード２０の他端は縦形パワ
ーＭＯＳＦＥＴ１９のソースＳに接続され、抵抗体２１
の他端は縦形パワーＭＯＳＦＥＴ１９のゲート電極１８
に接続される。
【００３４】したがって、帯電している物体に縦形パワ
ーＭＯＳＦＥＴ１９が接触したとき、静電気がゲートパ
ッドＰＧを通って縦形パワーＭＯＳＦＥＴ１９の内部へ
進入する。このとき、双方向ツェナーダイオード２０を
介して静電気がゲート電極１８からソースＳへ放電する
とともに、静電気の一部が抵抗体２１を経てゲート電極
１８まで進入し、さらに、ゲート電極の内部へと拡散す
る。このとき、抵抗体２１の直下のフィールド酸化膜１
６に印加される電圧Ｖ１が上昇するが、通常フィールド
酸化膜１６の膜厚は厚く、電圧Ｖ１が上昇しても、フィ
ールド酸化膜１６は破壊されることがない。
ーＭＯＳＦＥＴ１９が接触したとき、静電気がゲートパ
ッドＰＧを通って縦形パワーＭＯＳＦＥＴ１９の内部へ
進入する。このとき、双方向ツェナーダイオード２０を
介して静電気がゲート電極１８からソースＳへ放電する
とともに、静電気の一部が抵抗体２１を経てゲート電極
１８まで進入し、さらに、ゲート電極の内部へと拡散す
る。このとき、抵抗体２１の直下のフィールド酸化膜１
６に印加される電圧Ｖ１が上昇するが、通常フィールド
酸化膜１６の膜厚は厚く、電圧Ｖ１が上昇しても、フィ
ールド酸化膜１６は破壊されることがない。
【００３５】またこのとき、抵抗２１によって、静電気
がゲート電極１８へ進入しにくくなる。しかも、ゲート
電極１８がシリサイドによって形成され、そのシート抵
抗が従来の多結晶Ｓｉよりも低く、たとえば厚さ３００
０オングストロームのＷＳｉ2 のシート抵抗は１Ω／□
程度までなので、ゲート電極に進入した静電気は素早く
ゲート電極１８の内部に拡散されることになる。その結
果、ゲート電極１８での静電気の密度が低くなり、ゲー
ト酸化膜１７にかかる電圧Ｖが小さくなる。これによ
り、ゲート酸化膜１７は静電気による破壊から保護され
ることになる。
がゲート電極１８へ進入しにくくなる。しかも、ゲート
電極１８がシリサイドによって形成され、そのシート抵
抗が従来の多結晶Ｓｉよりも低く、たとえば厚さ３００
０オングストロームのＷＳｉ2 のシート抵抗は１Ω／□
程度までなので、ゲート電極に進入した静電気は素早く
ゲート電極１８の内部に拡散されることになる。その結
果、ゲート電極１８での静電気の密度が低くなり、ゲー
ト酸化膜１７にかかる電圧Ｖが小さくなる。これによ
り、ゲート酸化膜１７は静電気による破壊から保護され
ることになる。
【００３６】なお、上記静電気の拡散において、その拡
散距離Ｌはすでに式（１）に示された通りであるが、と
くに図９に示したゲートコンタクトの間隔Ｗの半分、す
なわちＷ／２より拡散距離Ｌが小さい場合、シート抵抗
ρを小さくすることによって拡散距離Ｌを長くできる。
一方、拡散距離ＬがＷ／２以上になると、両ゲートコン
タクトから拡散してきた静電気が両ゲートコンタクト間
の中央部で衝突し、それ以上静電気が拡散できない。し
たがって、上記シート抵抗ρを４ｔτ／εＷ2 以下にす
ることによって、静電気をゲート電極１８の最も内部ま
で拡散させることができることとなる。
散距離Ｌはすでに式（１）に示された通りであるが、と
くに図９に示したゲートコンタクトの間隔Ｗの半分、す
なわちＷ／２より拡散距離Ｌが小さい場合、シート抵抗
ρを小さくすることによって拡散距離Ｌを長くできる。
一方、拡散距離ＬがＷ／２以上になると、両ゲートコン
タクトから拡散してきた静電気が両ゲートコンタクト間
の中央部で衝突し、それ以上静電気が拡散できない。し
たがって、上記シート抵抗ρを４ｔτ／εＷ2 以下にす
ることによって、静電気をゲート電極１８の最も内部ま
で拡散させることができることとなる。
【００３７】このように、第１の実施例では、抵抗体２
１を形成する半導体薄膜のシート抵抗を、ゲート電極を
形成している半導体薄膜のシート抵抗よりも大きくし、
この抵抗体２１をゲート電極１８と双方向ツェナーダイ
オード２０との間に接続することにより、静電気がゲー
ト電極１８に進入しにくくなるとともに、ゲート電極１
８に進入した静電気は素早く拡散され、ゲート酸化膜１
７に印加される電圧が低くなり、ゲート酸化膜１７の静
電気による破壊を防止することができるという効果が得
られる。そしてゲート電極のシート抵抗はシリサイドま
たは高融点金属の２層構造とすることにより低くするの
で、抵抗体はそのサイズを大きくすることなく高いシー
ト抵抗を得ることができるという利点を有する。
１を形成する半導体薄膜のシート抵抗を、ゲート電極を
形成している半導体薄膜のシート抵抗よりも大きくし、
この抵抗体２１をゲート電極１８と双方向ツェナーダイ
オード２０との間に接続することにより、静電気がゲー
ト電極１８に進入しにくくなるとともに、ゲート電極１
８に進入した静電気は素早く拡散され、ゲート酸化膜１
７に印加される電圧が低くなり、ゲート酸化膜１７の静
電気による破壊を防止することができるという効果が得
られる。そしてゲート電極のシート抵抗はシリサイドま
たは高融点金属の２層構造とすることにより低くするの
で、抵抗体はそのサイズを大きくすることなく高いシー
ト抵抗を得ることができるという利点を有する。
【００３８】また、製造に際しても、ゲート酸化膜１７
上に多結晶Ｓｉ薄膜１８ａとシリサイドまたは高融点金
属の２層構造ゲート電極１８を形成するだけであるか
ら、簡単な製造工程でゲート電極１８のシート抵抗を抵
抗体２１のシート抵抗とは別別に設定できるという効果
がある。
上に多結晶Ｓｉ薄膜１８ａとシリサイドまたは高融点金
属の２層構造ゲート電極１８を形成するだけであるか
ら、簡単な製造工程でゲート電極１８のシート抵抗を抵
抗体２１のシート抵抗とは別別に設定できるという効果
がある。
【００３９】次に、図４は第２の実施例を示す。この実
施例では、ゲート電極１８’が２層構造ではなく、高融
点金属によって形成されている点が前実施例のものと相
違する。 その他の構成は図１のものと同じであり、図
１と同一部分には同一符号を付すのみにとどめる。この
実施例になるＭＯＳ形パワー半導体素子は、図５に示さ
れる工程により製造される。図５において、図２と同一
部分には、同一符号を付して説明する。まず、図５の
（Ａ）において、図２の（Ａ）と同じように、半導体基
体上にフィールド酸化膜１６およびゲート酸化膜１７の
形成後、高融点金属層２８をＭＯＣＶＤ（Ｍｅｔａl
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａl Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法または電子ビ−ム蒸着法などを用
いて形成する。
施例では、ゲート電極１８’が２層構造ではなく、高融
点金属によって形成されている点が前実施例のものと相
違する。 その他の構成は図１のものと同じであり、図
１と同一部分には同一符号を付すのみにとどめる。この
実施例になるＭＯＳ形パワー半導体素子は、図５に示さ
れる工程により製造される。図５において、図２と同一
部分には、同一符号を付して説明する。まず、図５の
（Ａ）において、図２の（Ａ）と同じように、半導体基
体上にフィールド酸化膜１６およびゲート酸化膜１７の
形成後、高融点金属層２８をＭＯＣＶＤ（Ｍｅｔａl
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａl Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法または電子ビ−ム蒸着法などを用
いて形成する。
【００４０】次に、図５の（Ｂ）に示すように、高融点
金属層２８をパターニングしてゲート酸化膜１７上にこ
の高融点金属層２８を残存させる。次いで、ＣＶＤ法な
どを用いて、全面に層間絶縁膜としてＳｉＯ2 層２９を
形成する。
金属層２８をパターニングしてゲート酸化膜１７上にこ
の高融点金属層２８を残存させる。次いで、ＣＶＤ法な
どを用いて、全面に層間絶縁膜としてＳｉＯ2 層２９を
形成する。
【００４１】次に、図５の（Ｃ）に示すように、多結晶
Ｓｉ層を形成して、所定形状にパタ−ニングして、フィ
ールド酸化膜１６上に対応する部位に双方向ツェナーダ
イオード２０用の多結晶Ｓｉ薄膜２０Ａ、抵抗体２１用
の多結晶Ｓｉ薄膜２１Ａを形成する。その後、図２の
（Ｃ）の場合と同様に、所定のマスクを当てて多結晶Ｓ
ｉ薄膜２０Ａ、２１Ａにヒ素などのイオン注入を行い、
上記実施例の場合と同様に双方向ツェナーダイオード２
０、抵抗体２１を形成する。
Ｓｉ層を形成して、所定形状にパタ−ニングして、フィ
ールド酸化膜１６上に対応する部位に双方向ツェナーダ
イオード２０用の多結晶Ｓｉ薄膜２０Ａ、抵抗体２１用
の多結晶Ｓｉ薄膜２１Ａを形成する。その後、図２の
（Ｃ）の場合と同様に、所定のマスクを当てて多結晶Ｓ
ｉ薄膜２０Ａ、２１Ａにヒ素などのイオン注入を行い、
上記実施例の場合と同様に双方向ツェナーダイオード２
０、抵抗体２１を形成する。
【００４２】このあとは、図示しないが層間絶縁膜２２
を形成し、所定個所にコンタクト孔をあけて、最後にＡ
ｌなどの金属配線２３を形成することにより、図４に示
す構造の保護素子を備えたＭＯＳ形パワー半導体装置が
製造される。なお、高融点金属層２８として、ＷやＴｉ
などがある。このほか、シリサイドや高融点金属の場合
よりも抵抗値がやや高くなり、例えば膜厚５０００オン
グストロームの場合で、〜１０Ω／□程度となるが、上
記高融点金属に代えて多結晶Ｓｉの堆積中にＰＯＣｌ3
を流すことによって形成されるドープド多結晶Ｓｉ薄膜
を用いることもできる。
を形成し、所定個所にコンタクト孔をあけて、最後にＡ
ｌなどの金属配線２３を形成することにより、図４に示
す構造の保護素子を備えたＭＯＳ形パワー半導体装置が
製造される。なお、高融点金属層２８として、ＷやＴｉ
などがある。このほか、シリサイドや高融点金属の場合
よりも抵抗値がやや高くなり、例えば膜厚５０００オン
グストロームの場合で、〜１０Ω／□程度となるが、上
記高融点金属に代えて多結晶Ｓｉの堆積中にＰＯＣｌ3
を流すことによって形成されるドープド多結晶Ｓｉ薄膜
を用いることもできる。
【００４３】このように、シリサイドに代えて、ゲート
電極１８’を高融点金属によるものとした場合にも、ゲ
ート電極１８’のシート抵抗を抵抗体２１のシート抵抗
とは別個に設定できるから、ゲート電極への静電気の進
入を抑さえるとともに、ゲート電極に進入した静電気は
拡散を素早く行い、ゲート酸化膜１７に対する印加電圧
を小さくできて、ゲート酸化膜１７の静電気の放電によ
る破壊が防止されるという効果を有する。
電極１８’を高融点金属によるものとした場合にも、ゲ
ート電極１８’のシート抵抗を抵抗体２１のシート抵抗
とは別個に設定できるから、ゲート電極への静電気の進
入を抑さえるとともに、ゲート電極に進入した静電気は
拡散を素早く行い、ゲート酸化膜１７に対する印加電圧
を小さくできて、ゲート酸化膜１７の静電気の放電によ
る破壊が防止されるという効果を有する。
【００４４】
【発明の効果】以上のとおり、本発明のＭＯＳ形パワー
半導体装置は、ＭＯＳ形パワー半導体素子のゲート電極
と静電気放電用保護素子との間に、半導体薄膜による抵
抗体を接続し、そのシート抵抗をゲート電極の半導体薄
膜のシート抵抗よりも抵抗値を高くし、シリサイド又は
高融点金属を利用してゲート電極のシート抵抗を十分低
くしたので、小サイズの抵抗体でゲートパッドからゲー
ト電極に進入する静電気を抑制できるとともに、ゲート
電極に進入してきた静電気をゲートコンタクトを増さな
くてもゲート電極内部に素早く拡散させることができ、
ゲート電極での電荷密度を低下させることができる。し
たがって、ゲート酸化膜にかかる電圧を低下させること
ができ、ゲート酸化膜の静電気の放電による破壊から保
護することができるという効果が得られる。
半導体装置は、ＭＯＳ形パワー半導体素子のゲート電極
と静電気放電用保護素子との間に、半導体薄膜による抵
抗体を接続し、そのシート抵抗をゲート電極の半導体薄
膜のシート抵抗よりも抵抗値を高くし、シリサイド又は
高融点金属を利用してゲート電極のシート抵抗を十分低
くしたので、小サイズの抵抗体でゲートパッドからゲー
ト電極に進入する静電気を抑制できるとともに、ゲート
電極に進入してきた静電気をゲートコンタクトを増さな
くてもゲート電極内部に素早く拡散させることができ、
ゲート電極での電荷密度を低下させることができる。し
たがって、ゲート酸化膜にかかる電圧を低下させること
ができ、ゲート酸化膜の静電気の放電による破壊から保
護することができるという効果が得られる。
【００４５】また、とくに図２に示されたＭＯＳ形パワ
ー半導体装置の製造方法は、ゲート酸化膜上に多結晶Ｓ
ｉ薄膜とシリサイドまたは高融点金属との２層構造のゲ
ート電極を形成するとともに、フィールド酸化膜上に静
電気放電用保護素子とゲート電極の半導体薄膜のシート
抵抗よりシート抵抗の大きい半導体薄膜による抵抗体と
を形成する工程を導入するようにしたので、抵抗体によ
りゲート電極への静電気の進入の抑制し、ゲート電極に
進入した静電気をゲートコンタクトを増やすことなくゲ
ート電極で速やかに拡散でき、ゲート酸化膜の静電気に
よる破壊から保護できる保護素子を備えたＭＯＳ形パワ
ー半導体素子を簡単な工程で容易に製造することができ
るという効果が得られる。
ー半導体装置の製造方法は、ゲート酸化膜上に多結晶Ｓ
ｉ薄膜とシリサイドまたは高融点金属との２層構造のゲ
ート電極を形成するとともに、フィールド酸化膜上に静
電気放電用保護素子とゲート電極の半導体薄膜のシート
抵抗よりシート抵抗の大きい半導体薄膜による抵抗体と
を形成する工程を導入するようにしたので、抵抗体によ
りゲート電極への静電気の進入の抑制し、ゲート電極に
進入した静電気をゲートコンタクトを増やすことなくゲ
ート電極で速やかに拡散でき、ゲート酸化膜の静電気に
よる破壊から保護できる保護素子を備えたＭＯＳ形パワ
ー半導体素子を簡単な工程で容易に製造することができ
るという効果が得られる。
【００４６】さらに、図５のＭＯＳ形パワー半導体装置
の製造方法によれば、ゲート酸化膜上にドープド多結晶
Ｓｉ薄膜または高融点金属のゲート電極を形成するとと
もに、フィールド酸化膜上に静電気放電用保護素子とゲ
ート電極の半導体薄膜のシート抵抗よりシート抵抗の大
きい半導体薄膜による抵抗体とを形成する工程を導入す
るようにしたので、抵抗体によりゲート電極への静電気
の進入の抑制し、ゲート電極に進入した静電気をゲート
コンタクトを増やすことなくゲート電極より内部まで速
やかに拡散でき、より確実にゲート酸化膜の静電気によ
る破壊から保護できる保護素子を備えたＭＯＳ形パワー
半導体素子を簡単な工程で容易に製造することができる
という効果が得られる。
の製造方法によれば、ゲート酸化膜上にドープド多結晶
Ｓｉ薄膜または高融点金属のゲート電極を形成するとと
もに、フィールド酸化膜上に静電気放電用保護素子とゲ
ート電極の半導体薄膜のシート抵抗よりシート抵抗の大
きい半導体薄膜による抵抗体とを形成する工程を導入す
るようにしたので、抵抗体によりゲート電極への静電気
の進入の抑制し、ゲート電極に進入した静電気をゲート
コンタクトを増やすことなくゲート電極より内部まで速
やかに拡散でき、より確実にゲート酸化膜の静電気によ
る破壊から保護できる保護素子を備えたＭＯＳ形パワー
半導体素子を簡単な工程で容易に製造することができる
という効果が得られる。
【図１】本発明の保護素子を備えたＭＯＳ形パワー半導
体装置の第１の実施例を示す断面図である。
体装置の第１の実施例を示す断面図である。
【図２】図１のＭＯＳ形パワー半導体装置の製造工程を
示す図である。
示す図である。
【図３】図１の実施例の等価回路図である。
【図４】第２の実施例を示す断面図である。
【図５】図４のＭＯＳ形パワー半導体装置の製造工程を
示す図である。
示す図である。
【図６】従来例を示す図である。
【図７】図６の従来例の等価回路図である。
【図８】従来例において静電気が帯電している物体が接
触した場合のゲート酸化膜に対する静電気からの保護作
用を説明するための等価回路図である。
触した場合のゲート酸化膜に対する静電気からの保護作
用を説明するための等価回路図である。
【図９】ゲート電極における静電気の拡散距離を説明す
るためのゲートパッドとゲートコンタクト部のレイアウ
トを示す平面図である。
るためのゲートパッドとゲートコンタクト部のレイアウ
トを示す平面図である。
【図１０】図９におけるＰ−Ｐ線に沿った断面図であ
る。
る。
１１ 半導体基板 １２ エピタキシヤル層 １３ Ｐ形ウエル層 １４、１５ 拡散層 １６ フィールド酸化膜 １７ ゲート酸化膜 １８、１８’ ゲート電極 １８ａ 多結晶Ｓｉ薄膜 １８ｂ シリサイド １９ 縦形パワーＭＯＳＦＥＴ ２０ 双方向ツェナーダイオード ２０Ａ 多結晶Ｓｉ薄膜 ２０ａ、２０ｂ Ｎ+ 層 ２０ｃ Ｐ+ 層 ２１ 抵抗体 ２１Ａ 多結晶Ｓｉ薄膜 ２２ 層間絶縁膜 ２３ 金属配線 ２６ 多結晶Ｓｉ薄膜 ２７ シリサイド ２８ 高融点金属層 ２９ ＳｉＯ2 層
Claims (6)
- 【請求項１】 半導体基体上にゲート酸化膜を介して形
成された半導体薄膜のゲート電極を有するＭＯＳ形パワ
ー半導体素子と、前記半導体基体上のフィールド酸化膜
上に形成された静電気放電用保護素子と、半導体薄膜に
より形成されて前記静電気放電用保護素子とゲート電極
との間に接続された抵抗体とを備え、該抵抗体を形成す
る半導体薄膜のシート抵抗は、前記ゲート電極を形成し
ている半導体薄膜のシート抵抗より高い抵抗値を有し、
シリサイド又は高融点金属によりゲート電極のシート抵
抗を十分低くするように設定されていることを特徴とす
る保護素子を備えたＭＯＳ形パワー半導体装置。 - 【請求項２】 前記静電気放電用保護素子は、前記半導
体基体上に前記フィールド酸化膜を介して形成されたツ
ェナーダイオードによって構成されていることを特徴と
する請求項１記載の保護素子を備えたＭＯＳ形パワー半
導体装置。 - 【請求項３】 前記ＭＯＳ形パワー半導体素子のゲート
電極は、シリサイドで形成され、前記抵抗体はシリサイ
ド化されない多結晶Ｓｉ薄膜であることを特徴とする請
求項１記載の保護素子を備えたＭＯＳ形パワー半導体装
置。 - 【請求項４】 外部端子と前記ＭＯＳ形パワー半導体素
子のゲート電極とを結ぶゲートコンタクトが列状に配置
され、該列の間隔をＷ、前記ゲート酸化膜の膜厚をｔ、
誘電率をεとし、静電気の放電時定数をτとするとき、
前記ゲート電極を形成している半導体薄膜のシート抵抗
が４ｔτ／εＷ2 よりも小さく設定されていることを特
徴とする請求項１記載の保護素子を備えたＭＯＳ形パワ
ー半導体装置。 - 【請求項５】 上層が高濃度に形成された半導体基体上
に成長されたエピタキシヤル層を介して形成したフィー
ルド酸化膜の所定個所をエッチングして除去することに
より露出した半導体基体の素子形成領域の上面にゲート
酸化膜を形成する工程と、前記フィールド酸化膜および
ゲート酸化膜上に多結晶Ｓｉ薄膜とシリサイドまたは高
融点金属を順次所定の厚さで堆積させる工程と、前記ゲ
ート酸化膜上に対応する所定個所に前記シリサイドまた
は高融点金属をエッチングにより所定のパターンに残存
させた後に前記多結晶Ｓｉ薄膜を所定個所に残存させて
上記多結晶Ｓｉ薄膜と前記シリサイドまたは高融点金属
層の２層構造のゲート電極を形成する工程と、前記ゲー
ト電極をマスクにして前記半導体基体に不純物を導入
し、かつ前記フィールド酸化膜上の前記残存した多結晶
Ｓｉ薄膜に不純物を導入して、静電気放電用保護素子、
および上記ゲート電極と静電気放電用保護素子とを接続
する抵抗体とを形成する工程と、前記不純物を導入した
後に層間絶縁膜を形成し、かつこの層間絶縁膜の所定個
所にコンタクト孔をあけて上記不純物を導入した領域に
接続する配線を形成する工程とよりなる保護素子を備え
たＭＯＳ形パワー半導体装置の製造方法。 - 【請求項６】 上層が高濃度に形成された半導体基体上
に成長されたエピタキシヤル層を介して形成したフィー
ルド酸化膜の所定個所をエッチングして除去することに
より露出した半導体基体の素子形成領域の上面にゲート
酸化膜を形成する工程と、前記素子形成領域の前記ゲー
ト酸化膜上の位置にパターン化した高融点金属膜または
ドープド多結晶Ｓｉ薄膜によるゲート電極を形成する工
程と、全面に層間絶縁膜と多結晶Ｓｉ薄膜を順次堆積し
た後に前記フィールド酸化膜上に対応する部位の所定位
置に前記多結晶Ｓｉ薄膜を所定の形状にパターン化して
残存する工程と、前記ゲート電極をマスクにして上記半
導体基体に不純物を導入し、かつ前記フィールド酸化膜
上の前記残存した多結晶Ｓｉ薄膜に不純物を導入して、
静電気放電用保護素子、および前記ゲート電極と静電気
放電用保護素子とを接続する抵抗体とを形成する工程
と、前記不純物を導入した後に層間絶縁膜を形成し、か
つこの層間絶縁膜の所定個所にコンタクト孔をあけて前
記不純物を導入した領域に接続する配線を形成する工程
とよりなる保護素子を備えたＭＯＳ形パワー半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15436393A JPH06342915A (ja) | 1993-06-01 | 1993-06-01 | 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15436393A JPH06342915A (ja) | 1993-06-01 | 1993-06-01 | 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342915A true JPH06342915A (ja) | 1994-12-13 |
Family
ID=15582526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15436393A Pending JPH06342915A (ja) | 1993-06-01 | 1993-06-01 | 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342915A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041634A1 (en) * | 1997-12-31 | 2000-10-04 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
| US6346727B1 (en) | 1998-01-07 | 2002-02-12 | Nec Corporation | Semiconductor device having optimized two-dimensional array of double diffused MOS field effect transistors |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
| US6762461B2 (en) | 2002-07-19 | 2004-07-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor element protected with a plurality of zener diodes |
| JP2007299862A (ja) * | 2006-04-28 | 2007-11-15 | Nissan Motor Co Ltd | 半導体装置およびその製造方法 |
| JP2008244487A (ja) * | 2008-04-21 | 2008-10-09 | Renesas Technology Corp | 複合型ｍｏｓｆｅｔ |
| JP2009043953A (ja) * | 2007-08-09 | 2009-02-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| DE102011079569A1 (de) * | 2011-07-21 | 2013-01-24 | Hs Elektronik Systeme Gmbh | Aktive Transistor-Klemmschaltung |
-
1993
- 1993-06-01 JP JP15436393A patent/JPH06342915A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041634A1 (en) * | 1997-12-31 | 2000-10-04 | Siliconix Incorporated | Power MOSFET having voltage-clamped gate |
| US6346727B1 (en) | 1998-01-07 | 2002-02-12 | Nec Corporation | Semiconductor device having optimized two-dimensional array of double diffused MOS field effect transistors |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
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| KR100916690B1 (ko) * | 2006-04-28 | 2009-09-11 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7695997B2 (en) | 2006-04-28 | 2010-04-13 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009043953A (ja) * | 2007-08-09 | 2009-02-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008244487A (ja) * | 2008-04-21 | 2008-10-09 | Renesas Technology Corp | 複合型ｍｏｓｆｅｔ |
| DE102011079569A1 (de) * | 2011-07-21 | 2013-01-24 | Hs Elektronik Systeme Gmbh | Aktive Transistor-Klemmschaltung |
| DE102011079569B4 (de) * | 2011-07-21 | 2013-11-07 | Hs Elektronik Systeme Gmbh | Leistungs- oder Stromverteilungssystem eines Flugzeuges mit einer aktiven Transistor-Klemmschaltung sowie zugehöriges Verfahren zum aktiven Pegelhalten |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991102 |