KR100310826B1 - 정전방전보호회로의 저항 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 이에스디 보호회로의 입력 저항을 높이기 위하여 콘택 플러그, 플러그 상하부에 생기는 콘택저항, 상부 배선의 저항 및 하부 활성영역의 저항을 활용하므로서 별도의 저항 형성공정 없이 이에스디 보호회로에서 필요로 하는 저항을 확보하도록 한 정전방전보호회로의 저항 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 정전방전보호회로의 저항 형성방법은 제 1 도전형 반도체기판의 소정부위에 필드절연막을 형성하는 단계와, 반도체기판의 상부 표면을 제 2 도전형으로 도핑시켜 상호 전기적으로 절연된 다수개의 활성영역층을 형성하는 단계와, 활성영역층의 소정부위를 노출시키는 다수개의 콘택홀을 갖는 절연층을 필드절연막과 활성영역층위에 형성하는 단계와, 도전물질로 콘택홀을 매립하는 다수개의 콘택플러그를 형성하는 단계와, 콘택플러그를 연결하는 배선을 상기 절연층 위에 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 이에스디 보호회로의 입력 저항을 높이기 위하여 콘택 플러그, 플러그 상하부에 생기는 콘택저항, 상부 배선의 저항 및 하부 활성영역의 저항을 활용하므로서 별도의 저항 형성공정 없이 이에스디 보호회로에서 필요로 하는 저항을 확보하도록 한 정전방전보호회로의 저항 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극에서와 같이 다결정실리콘으로 형성하는 경우에 실리사이드 또는 살리사이드를 형성하여 저항을 감소시키기도 한다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.
반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다. 즉, 드레인영역이 실리사이드 형성으로 저저항을 갖게 되면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
종래 기술에서는 이에스 보호회로의 트랜지스터를 형성할 때, 드레인 영역에 드레인을 가로지르는 저농도 도핑지역을 형성하여 이를 저항으로 사용한다. 이와 같은 저항영역을 형성하기 위하여 일차로 트랜지스터의 소스와 드레인 형성지역에 저농도 이온주입을 실시하여 저농도 도핑지역을 형성한 다음, 전기한 저항 형성지역을 마스크로 보호하여 이차 이온주입을 고농도로 실시하여 소스/드레인을 형성한다. 따라서, 드레인영역중 저농도 도핑된 지역은저항 기능을 수행하게 되며 순간적으로 고전류가 인가될 때 회로를 보호하게 된다.
도 1은 종래 기술에 따른 반도체장치의 이에스디 보호회로의 모식도이다.
도 1을 참조하면, 반도체기판인 p형 실리콘기판(10)에 활성영역과 필드영역이 필드산화막(11)에 의하여 격리되어 있다.
활성영역에는 게이트산화막(12)을 기판 사이에 개재시킨 게이트라인(13)이 활성영역을 횡단하며, 이때 게이트라인(13)은 절연막인 산화막으로 형성된 측벽스페이서(15)를 그 측면에 가지고 있다.
게이트라인(13)으로 구분된 활성영역 즉, 게이트라인(13)의 양측에는 n형 으로 저농도 도핑된 엘디디(lightly doped drain)영역(14)과 동일한 불순물 이온으로 고농도 도핑된 드레인(17)과 소스(18)가 위치한다.
그러나, 드레인(17)은 저농도로 도핑된 저항영역(16)으로 양분되어 있다.
저항영역(16)의 형성방법은 다음과 같다.
일차로 트랜지스터의 소스와 드레인 형성지역에 저농도 이온주입을 실시하여 저농도 도핑지역을 형성한 다음, 전기한 저항 형성지역을 마스크로 보호하여 이차 이온주입을 고농도로 실시하여 소스/드레인을 형성한다. 따라서, 드레인영역중 저농도 도핑된 지역은 저항 기능을 수행하게 되며 순간적으로 고전류가 인가될 때 회로를 보호하게 된다.
상술한 바와 같이 종래의 반도체장치의 이디에스 보호회로에서는 저농도로 도핑된 저항지역을 드레인 영역 내에 형성하기 위하여 별도의 이온주입용 마스크가 필요로 하며, 또한 요구되는 저항 값이 클 경우 그 값에 비례하여 커다란 저항용 면적을 필요로 하는 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 이에스디 보호회로의 입력 저항을 높이기 위하여 콘택 플러그, 플러그 상하부에 생기는 콘택저항, 상부 배선의 저항 및 하부 활성영역의 저항을 활용하므로서 별도의 저항 형성공정 없이 이에스디 보호회로에서 필요로 하는 저항을 확보하도록 한 정전방전보호회로의 저항 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 정전방전보호회로의 저항 형성방법은 제 1 도전형 반도체기판의 소정부위에 필드절연막을 형성하는 단계와, 반도체기판의 상부 표면을 제 2 도전형으로 도핑시켜 상호 전기적으로 절연된 다수개의 활성영역층을 형성하는 단계와, 활성영역층의 소정부위를 노출시키는 다수개의 콘택홀을 갖는 절연층을 필드절연막과 활성영역층위에 형성하는 단계와, 도전물질로 콘택홀을 매립하는 다수개의 콘택플러그를 형성하는 단계와, 콘택플러그를 연결하는 배선을 상기 절연층 위에 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따른 반도체장치의 이에스디 보호회로의 모식도
도 2a 내지 2e는 본 발명에 따른 반도체장치의 이에스디 보호회로의 저항형성 공정단면도
도 3은 본 발명에 따라 제조된 이에스디 보호회로의 레이아웃
반도체 집적회로의 고집적화 및 곳??화가 진행됨에 따라서 배선으로 사용되는 폴리실리콘 대신 실리사이드 또는 금속 등이 사요되게 되었다. 이러한 경우 비저항이 감소하여 배선의 경우에는 그 전달 속도가 증가하는 장점이 있지만, 한편으로는 비교적 저항이 큰 물질을 필요로 하는 ESD 회로 측면에서는 불리하게 되었다.
본 발명은 이러한 상황에서 종래의 공정을 응용하여 비교적 큰 저항을 만들기에 적합한 기술이다.
먼저 기존의 공정대로 n형 기판의 상부가 p형으로 도핑된 기판의 소정 부위에STI(shallow trench isolation)공정으로 필드절연막을 형성한다. 따라서, 각각의 활성영역은 P-N 졍션을 통하여 전기적으로 분리되고 또한 각각의 콘택부위를 상호 연결시켜 주는 역할도 한다. 그런데, 본 발명의 목적은 비교적 큰 저항을 제작하는 것이므로 활성영역 형성을 위한 도핑시 이온 주입량을 적게 하여 기판의 상부가 p형으로 저농도 도핑되도록 한다.
그 다음은 모스트랜지스터를 제작하는 공정인데, 이 과정은 저항을 제작하는 것과, 관계가 없으므로 설명을 생략하도록 한다.
그 다음으로 활성영역 및 필드절연막 위에 절연막을 증착하고, 트랜지스터의 소스와 드레인을 상부 배선과 연결하기 위해서 사진식각공정을 실시하여 콘택홀을 형성한다.
콘택홀 부위를 충분히 매립하는 두께로 도핑된 폴리실리콘 등의 도전물질을 절연막 위에 증착한 다음 에치백 또는 씨엠피(chemical mechanical polishing)공정으로 도전물질의 소정 부위를 제거하여 콘택플러그를 형성한다. 이때, 폴리실리콘의 도핑된 정도가 낮을 수록 큰 저항을 형성하는데 유리하며, 더욱 큰 콘택플러그의 저항을 얻기 위하여 콘택홀의 측면에 산화막 등의 절연막으로 측벽을 형성하여 콘택홀의 내부 반경을 감소시킨다. 이는 저항이 단면적에 반비례하는 성질을 이용하는 것이다.
그다음, 각 콘택플러그를 서로 전기적으로 연결하는 배선을 콘택플러그 표면과 절연막 위에 형성한다. 이때, 배선은 도시된 바와 같이 각가의 콘택을 연결하는 콘택 스트링(contact string) 형태를 이루게 형성한다.
따라서, 총 저항의 크기는 각각의 콘택플러그의 저항, 플러그 상하부에서 나타나는 콘택저항, 상부배선의 저항 그리고 저농도 도핑된 하부 활성영역의 저항의 합이 된다.
도 2a 내지 2e는 본 발명에 따른 반도체장치의 이에스디 보호회로의 저항형성 공정단면도이다. 이때, 도전형은 각각 n형 과 p형을 사용하지만 그 도전형을 서로 바꾸어 형성하여도 무방하다.
도 2a를 참조하면, 반도체기판인 n형 실리콘기판(20)의 상부에 사진식각공정을 실시하여 트렌치를 형성한 다음, 트렌치를 매립하도록 절연막으로 산화막을 증착한 후 기판 표면이 노출되도록 표면을 평탄화시켜 필드산화막(21)을 형성한다. 이때, 트렌치 형성은 STI(shallow trench isolation)공정으로 실시하며, 필드산화막은 각각의 활성영역을 서로 수평적으로 상호 격리시키는 역할을 한다. 또한, 필드산화막은 LOCOS법으로 형성하여도 무방하다.
그 다음, 활성영역을 형성하기 위하여 p형 이온주입을 실시하여 저농도로 도핑된 활성영역층(22)을 형성한다. 따라서, 각각의 활성영역층(22)은 수평적으로는 필드산화막(21)에 의하여 격리되고 수직적으로는 상이한 도전형인 n형 기판과 졍션을 이루게 되므로 격리된다. 따라서, 각각의 활성영역은 p-n 졍션을 통하여 전기적으로 분리되고 또한 각각의 콘택부위를 상호 연결시켜 주는 역할도 한다. 또한, 후속 콘택플러그 형성공정에서 플러그를 n형으로 도핑된 폴리실리콘으로 주로 형성하므로 활성영역을 n형으로 형성하는 것이 바람직하다.
그 다음은 모스트랜지스터를 제작하는 공정인데, 이 과정은 저항을 제작하는 것과,관계가 없으므로 설명을 생략하도록 한다.
도 2b를 참조하면, 활성영역층(22) 및 필드절연막(21) 위에 절연층(230)으로 산화막 등을 CVD(chemical mechanical deposition)법으로 증착하여 형성한다. 집적회로 제조공정에서는 활성영역 위에 트랜지스터를 형성하고 그 위에 층간절연층을 형성하는데, 저항 형성영역에서는 트랜지스터를 형성하지 않으므로 도면과 같은 형태의 절연층(230)이 형성된다.
도 2c를 참조하면, 트랜지스터의 소스와 드레인을 상부 배선과 연결하기 위한 콘택홀을 절연층(230)에 사진식각공정을 실시하여 콘택홀을 형성한다.
그리고, 선태적 공정으로 콘택홀의 내부 측면에 산화막 등의 절연막으로 이루어진 측벽을 형성하여 콘택홀의 선폭(critical dimension)을 감소시킬 수 있다. 이는, 이후 형성될 콘택플러그의 단면적 크기를 감소시켜 저항을 증가시킬 필요가 있는 경우에 실시한다.
도 2d를 참조하면, 콘택홀 부위를 충분히 매립하는 두께로 도핑된 폴리실리콘 등의 도전물질을 절연막 위에 증착한 다음 에치백 또는 씨엠피(chemical mechanical polishing)공정으로 잔류한 절연층(231)의 표면이 노출되도록 도전물질의 소정 부위를 제거하여 콘택플러그(24)를 형성한다. 이때, 폴리실리콘의 도핑된 정도가 낮을 수록 큰 저항을 형성하는데 유리하다.
도 2e를 참조하면, 각각의 콘택플러그(24) 표면을 덮도록 도전층을 잔류한 절연층(231) 위에 증착한 다음 소정의 형태로 패터닝하여 상부배선(25)을 형성한다. 이때, 상부배선(25)은 각각의 콘택플러그를 전기적으로 연결하는 콘택스트링(contact string)을 형성하도록 패터닝한다.
도 3은 본 발명에 따라 제조된 이에스디 보호회로의 레이아웃으로 도 2e에 대응하는 도면이다.
도 3을 참조하면, 실리콘기판 위에 형성된 절연층(231) 위에 각각의 n형으로 도핑된 폴리실리콘으로 이루어진 콘택플러그(24)을 전기적으로 연결하는 상부배선(25)이 형성되어 있다.
절연층(231)과 기판 사이에는 n형으로 도핑된 활성영역층(22)이 점선으로 표시되어 있다.
따라서, 총 저항의 크기는 각각의 콘택플러그의 저항, 플러그 상하부에서 나타나는 콘택저항, 상부배선의 저항 그리고 저농도 도핑된 하부 활성영역층의 저항의 합이 된다.
따라서, 본 발명은 회로의 고속동작을 위하여 비저항이 작은 물질로 배선을 형성하여도 이에스디 보호회로에 필요한 저항을 적은 면적에서도 충분히 확보할 수 있고 또한, 저항을 형성하기 위한 추가공정을 필요로 하지 않는 장점이 있다.
Claims (6)
- 제 1 도전형 반도체기판의 소정부위에 필드절연막을 형성하는 단계와,상기 반도체기판의 상부 표면을 제 2 도전형으로 도핑시켜 상호 전기적으로 절연된 다수개의 활성영역층을 형성하는 단계와,상기 활성영역층의 소정부위를 노출시키는 다수개의 콘택홀을 갖는 절연층을 상기 필드절연막과 상기 활성영역층위에 형성하는 단계와,도전물질로 상기 콘택홀을 매립하는 다수개의 콘택플러그를 형성하는 단계와,상기 콘택플러그를 연결하는 배선을 상기 절연층 위에 형성하는 단계로 이루어진 정전방전보호회로의 저항 형성방법
- 청구항 1에 있어서, 상기 필드절연막은 쉘로우 트렌치 아이솔레이션으로 형성하거나 로코스로 형성하는 것이 특징인 정전방전보호회로의 저항 형성방법.
- 청구항 1에 있어서, 상기 콘택플러그는 제 2 도전형으로 도핑된 폴리실리콘으로 형성하는 것이 특징인 정전방전보호회로의 저항 형성방법
- 청구항 1에 있어서, 상기 콘택홀 내부 측면에 절연막으로 측벽을 형성한 다음 상기 콘택플러그를 형성하는 단계를 더 포함하여 이루어진 것이 특징인 정전방전보호회로의 저항 형성방법.
- 청구항 1에 있어서, 상기 배선은 콘택 스트링 형태로 형성하는 것이 특징인 정전방전보호회로의 저항 형성방법.
- 청구항 1에 있어서, 상기 다수개의 활성영역층을 형성하는 단계 후 상기 기판의 소정 부위에 트랜지스터를 형성하는 단계를 더 포함하여 이루어진 것이 특징인 정전방전보호회로의 저항 형성방법.
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