KR100311174B1 - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 살리사이드가 형성되는 제품에 있어서 이에스디(Electrostatic discharge) 보호회로로 사용되는 NMOS 전계효과 트랜지스터의 드레인 콘택부에서 게이트 모서리까지의 드레인 영역에서 살리사이드 형성에 기인한 아웃디퓨젼 현상 때문에 생기는 저항감소로 이에스디 보호회로의 열화를 이에스디 펄스를 지연시키므로서 방지하도록한 반도체장치의 이에스디 보호회로 제조방법에 관한 것이다. 본 발명은 메모리셀 형성영역과 이에스디 보호회로 형성영역이 제 1 절연막으로 격리된 제 1 도전형 반도체기판 위에 게이트절연막, 게이트, 제 2 도전형 불순물 확산영역, 제 2 절연막으로 이루어진 게이트 측벽 스페이서로 구성된 제 2 도전형 모스트랜지스를 메모리셀 형성영역과 이에스디 보호회로 형성영역의 반도체 기판에 각각 형성하는 단계와, 노출된 게이트 상부 표면과 제 2 도전형 불순물 확산영역의 표면에 실리사이드층을 형성하는 단계와, 실리사이드층이 형성된 트랜지스터를 덮도록 반도체 기판상에 제 1 층간절연층을 형성하는 단계와, 제 1 층간절연층의 소정 부위를 제거하여 메모리셀 형성영역의 불순물 확산영역의 실리사이드층의 일부 표면을 노출시키는 제 1 콘택홀과 이에스디 보호회로 형성영역의 불순물 확산영역의 실리사이드층의 일부 표면을 노출시키는 제 2 콘택홀을 동시에 형성하는 단계와, 제 1 콘택홀 및 제 2 콘택홀을 매립하는 도전성을 갖는 제 1 플러그와 제 2 플러그를 형성하는 단계와, 제 1 플러그와 제 2 플러그를 덮도록 제 2 층간절연층을 제 1 층간절연층 위에 형성하는 단계와, 제 2 층간절연층에 제 1 플러그를 노출시키는 비어 홀을 형성하는 단계와, 제 2 층간절연층 위에 비어홀을 매립하도록 도전층을 형성하는 단계와, 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 살리사이드가 형성되는 제품에 있어서 이에스디(Electrostatic discharge : 이하, 이에스디라 칭함) 보호회로로 사용되는 NMOS 전계효과 트랜지스터의 드레인 콘택부 경계에서 게이트 모서리(edge)까지에 이르는 드레인 영역에서 살리사이드 형성 때문에 생기는 저항감소로 이에스기 펄스 인가시 고전류가 특정부위에 집중되어 초래되는 이에스디 보호회로소자의 열화를 상대적으로 저항이 큰 도핑된 폴리실리콘으로 콘택플로그를 형성하여 이에스디 펄스를 지연시키므로서 방지하도록한 반도체장치의 이에스디 보호회로소자 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극에서와 같이 다결정실리콘으로 형성하는 경우에 실리사이드 또는 살리사이드를 형성하여 저항을 감소시키기도 한다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.
반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압
(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다. 즉, 드레인영역이 실리사이드 형성으로 저저항을 갖게 되면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
그러나, 이에스디 보호회로에 사용되는 트랜지스터를 NMOS 트랜지스터로 형성하고 살라사이드를 형성하는 경우, 살리사이드는 게이트 상부 뿐만 아니라 드레인과 소스의 상부 표면에도 형성되게 된다. 이때, 실리사이드 형성전의 n+ 졍션의 쉬트 저항(sheet resistance)이 수십Ω에서 실리사이드 형성 후에는 수Ω으로 감소하게 된다. 따라서, 이에스디 펄스가 입출력 패드를 통하여 이에스디 보호회로에 인가되었을 때 고전류가 드레인의 실리사이드 쪽으로 흘러 n형의 졍션의 끝 부위인 게이트모서리로 전류가 집중되고 이는 주로 기생 바이폴라 트랜지스터가 동작하는 부위가 된다.
전류가 실리콘기판의 특정 부위에만 집중되면 인가되는 이에스디 펄스의 전압에 의하여 모스트랜지스터가 파괴되어 보호회로로서의 동작을 수행할 수 없게 된다. 참고문헌(Ajiith Amerasekera, Charvaka Duvvury, "The Impact of Technology Scaling on ESD Robustness and Protection Circuit Design" EOS/ESD procee., pp.237-245,1994)에 의하면 실리사이드가 적용된 경우가 그렇지 않은 경우보다 이에스디 펄스에 의해 약 5 배의 소자 디그레이데이션(degradation)을 초래한다고 지적되어 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 이에스디 보호회로 제조공정단면도이다. 이때 영역 "a"는 메모리 셀 형성영역이고 영역 "b"는 이에스디 보호회로 형성영역이다.
도 1a를 참조하면, LOCOS 또는 STI(shallow trench isolation) 등의 방법으로 반도체기판인 p형 실리콘기판(10)의 소정부위에 필드산화막(11)을 형성한다음 산화막으로 형성된 게이트절연막(12), 불순물이 도핑된 폴리실리콘으로 형성된 게이트(13), n형 불순물 확산영역(15), 절연막으로 이루어진 게이트 측벽 스페이서(14) 등으로 형성된 NMOS 트랜지스터를 각각 영역 a 와 영역 b에 형성한다.
도 1b를 참조하면, 기판의 전면에 코발트 금속층을 얇게 증착하여 형성한 다음 열처리를 실시하여 모출된 기판의 불순물 확산영역(15)과 게이트(13) 상부 표면에 실리사이드층(16)을 형성한다. 이때, 형성된 실리사이드 또는 살리사이드층은 CoSi2로 구성되며 콘택 저항을 감소시키는 역할을 한다.
도 1c를 참조하면, 층간절연용 제 1 층간절연층(17)을 실리사이드층(16)을 포함하는 기판(10) 전면에 증착한 다음 평탄화시킨다.
그리고, 사진식각공정을 제 1 층간절연층(17)에 실시하여 메모리 셀 형성영역(a)의 트랜지스터 사이의 공통 불순물 확산영역(15) 상부 표면에 위치한 실리사이드층
(16)의 표면을 노출시킨는 콘택홀을 형성한다.
그다음, 콘택홀을 매립하도록 제 1 층간절연층(17)의 전면에 도핑된 폴리실리콘을 CVD법으로 증착한 다음 패터닝하여 비트라인 패드(18)를 형성한다.
도 1d를 참조하면, 비트라인 패드(18)를 덮도록 제 1 층간절연층(17) 위에 단차를 조절하기 위한 제 2 층간절연층(19)을 증착하여 형성한다.
그리고, 제 2 층간절연층(19)의 소정 부위를 제거하여 비어홀을 형성하므로서 비트라인 패드(18)의 상부 표면을 노출시킨 다음, 비어홀을 매립하도록 도핑된 폴리실리콘을 제 2 층간절연층(19) 위에 증착한 다음 패터닝하여 플러그(20)와 비트라인
(21)을 완성한다.
상술한 바와 같이 종래의 반도체장치의 이디에스 보호회로에서는 이에스디 보호회로에 사용되는 트랜지스터를 NMOS 트랜지스터로 형성하고 살리사이드를 형성하는 경우 전류가 실리콘기판의 특정 부위에만 집중되면 인가되는 이에스디 펄스의 전압에 의하여 모스트랜지스터가 파괴되어 보호회로로서의 동작을 수행할 수 없게 되는문제점이 있다.
따라서, 본 발명의 목적은 살리사이드가 형성되는 제품에 있어서 이에스디 보호회로로 사용되는 NMOS 전계효과 트랜지스터의 드레인 콘택부에서 게이트 모서리까지의 드레인 영역에서 살리사이드 형성에 기인한 저항감소로 이에스디 보호회로소자의 열화를 상대적으로 큰 저항값을 갖는 도핑된 폴리실리콘으로 이에스디 보호회로 소자의 콘택플러그를 형성하여 이에스디 펄스를 지연시키므로서 드레인 졍션 전체에 걸쳐 바이폴라 턴-온을 유발하는 시간적여유를 제공하여 방지하도록 한 반도체 장치의 이에스디 보호회로 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 이디에스 보호회로의 제조방법은 메모리셀 형성영역과 이에스디 보호회로 형성영역이 제 1 절연막으로 격리된 제 1 도전형 반도체기판 위에 게이트절연막, 게이트, 제 2 도전형 불순물 확산영역, 제 2 절연막으로 이루어진 게이트 측벽 스페이서로 구성된 제 2 도전형 모스트랜지스를 메모리셀 형성영역과 이에스디 보호회로 형성영역의 반도체 기판에 각각 형성하는 단계와, 노출된 게이트 상부 표면과 제 2 도전형 불순물 확산영역의 표면에 실리사이드층을 형성하는 단계와, 실리사이드층이 형성된 트랜지스터를 덮도록 반도체 기판상에 제 1 층간절연층을 형성하는 단계와, 제 1 층간절연층의 소정 부위를 제거하여 메모리셀 형성영역의 불순물 확산영역의 실리사이드층의 일부 표면을 노출시키는 제 1 콘택홀과 이에스디 보호회로 형성영역의 불순물 확산영역의 실리사이드층의 일부 표면을 노출시키는 제 2 콘택홀을 동시에 형성하는 단계와, 제 1 콘택홀 및 제 2 콘택홀을 매립하는 도전성을 갖는 제 1 플러그와 제 2 플러그를 형성하는 단계와, 제 1 플러그와 제 2 플러그를 덮도록 제 2 층간절연층을 제 1 층간절연층 위에 형성하는 단계와, 제 2 층간절연층에 제 1 플러그를 노출시키는 비어 홀을 형성하는 단계와, 제 2 층간절연층 위에 비어홀을 매립하도록 도전층을 형성하는 단계와, 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 이에스디 보호회로 제조공정단면도
도 2a 내지 2d는 본 발명에 따른 반도체장치의 이에스디 보호회로의 제조공정 단면도
본 발명에서는 이에스디 보호회로로 사용되는 NMOS 트랜지스터의 드레인 콘택을 메모리셀 형성영역의 비트라인 패드를 형성하기 위한 콘택홀 형성공정 진행과 동시에 형성한 후, 도핑된 폴리실리콘을 증착하여 실리사이드가 형성된 드레인과 전기적으로 연결하여 이에스디 보호회로 영역의 콘택을 형성한다.
소스/드레인 영역에 실리사이드가 형성되면 이에스디 전압이 보호회로에 인가될 때, 전류가 집중되는 특정지역의 파괴를 일으키게 된다. 따라서, 본 발명에서와 같이 실리사이드를 드레인 영역에 형성시키더라도 드레인과의 콘택 부위에 상대적으로 저항이 큰 도핑된 폴리실리콘을 증착하게 되면 빠른 상승시간(rising time)을 갖는 이에스디 펄스의 지연현상을 유도하게 된다. 이와 같은 지연현상은 드레인 졍션 전체에 걸쳐서 바이폴라 트랜지스터 턴-온(turn-on) 작용을 일으킬 수 있는 시간적인 여유를 제공한다. 일반적으로 소스/드레인 영역에 실리사이드가 형성되지 않은 경우, 드레인 콘택과 게이트 사이의 거리(drain contact to gate space)가 증가할 수록 즉, 그 부위의 저항이 커질 수록 이에스디 보호회로를 구성하는 NMOS 트랜지스터의 드레인 졍션에서의 유니폼 턴-온(uniform turn-on)이 증가하여 이에스디 실효전압(ESD failure voltage)가 증가한다는 사실은 널리 알려져 있다.
본 발명에서는 이에스디 보호회로로 사용되는 NMOS 트랜지스터의 드레인과 소스의 콘택 플러그를 일반적으로 사용하는 저항이 작은 텅스텐과 같은 물질을 사용하지 않고 저항이 상대적으로 큰 도핑된 폴리실리콘을 사용하여 유니폼 턴-온을 유도할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 이에스디 보호회로 제조공정단면도이다. 이때 영역 "c"는 메모리 셀 형성영역이고 영역 "d"는 입출력단자의 이에스디 보호회로 형성영역이다.
도 2a를 참조하면, LOCOS 또는 STI(shallow trench isolation) 등의 방법으로 반도체기판인 p형 실리콘기판(30)의 소정부위에 필드산화막(31)을 형성한다음 산화막으로 형성된 게이트절연막(32), 불순물이 도핑된 폴리실리콘으로 형성된 게이트(33), n형 불순물 확산영역(35), 절연막으로 이루어진 게이트 측벽 스페이서(34) 등으로 형성된 NMOS 트랜지스터를 각각 영역 c 와 영역 d에 형성한다.
도 2b를 참조하면, 기판의 전면에 코발트 금속층을 얇게 증착하여 형성한 다음 열처리를 실시하여 노출된 기판의 불순물 확산영역(33)과 게이트(33) 상부 표면에 실리사이드층(36)을 형성한다. 이때, 형성된 실리사이드 또는 살리사이드층은 CoSi2로 구성되며 콘택 저항을 감소시키는 역할을 한다.
도 2c를 참조하면, 층간절연용 제 1 층간절연층(37)을 실리사이드층(36)을 포함하는 기판(30) 전면에 증착한 다음 평탄화시킨다.
그리고, 사진식각공정을 제 1 층간절연층(37)에 실시하여 메모리 셀 형성영역(c)의 트랜지스터 사이의 공통 불순물 확산영역(35) 상부 표면에 위치한 실리사이드층 (36)의 표면과 이에스디 보호회로 형성영역(d)의 불순물 확산영역(35) 표면에 형성된 실리사이드층(36)을 노출시킨는 콘택홀을 형성한다.
그다음, 메모리 셀 형성영역(c)과 이에스디 보호회로 형성영역(d)의 콘택홀들을 매립하도록 제 1 층간절연층(37)의 전면에 도핑된 폴리실리콘을 CVD법으로 증착한 다음 포토리쏘그래피(photolithography)로 패터닝하여 비트라인 패드(38)와 이에스디 콘택 플러그(39)를 동시에 형성한다.
도 2d를 참조하면, 비트라인 패드(38)와 이에스디 콘택 플러그(39)를 덮도록 제 1 층간절연층(37) 위에 단차 등을 조절하기 위한 제 2 층간절연층(40)을 증착하여 형성한다.
그리고, 제 2 층간절연층(40)의 소정 부위를 제거하여 비어홀을 형성하므로서 비트라인 패드(38)의 상부 표면을 노출시킨 다음, 비어홀을 매립하도록 도핑된 폴리실리콘 등의 도전층을 제 2 층간절연층(40) 위에 증착한 다음 포토리쏘그래피로 패터닝하여 플러그(41)와 비트라인(42)을 완성한다. 이때, 비트라인(42)은 메모리셀 형성영역(c)에만 형성한다.
따라서, 본 발명은 살리사이드가 형성되는 제품에 있어서 이에스디 보호회로로 사용되는 NMOS 전계효과 트랜지스터의 드레인 콘택부 경계에서 게이트 모서리까지 이르는 드레인 영역에서 살리사이드 형성에 기인한 저항감소로 이에스디 보호회로소자의 열화를 상대적으로 높은 저항을 갖는 도핑된 폴리실리콘으로 이에스디 보호회로 소자의 소스/드레인을 전기적으로 연결시키기 위한 콘택플러그를 형성하여 이에스디 펄스를 지연시키므로서 방지하도록 하는 장점이 있다.

Claims (4)

  1. 메모리셀 형성영역과 이에스디 보호회로 형성영역이 제 1 절연막으로 격리된 제 1 도전형 반도체기판 위에 게이트절연막, 게이트, 제 2 도전형 불순물 확산영역, 제 2 절연막으로 이루어진 게이트 측벽 스페이서로 구성된 제 2 도전형 모스트랜지스를 상기 메모리셀 형성영역과 상기 이에스디 보호회로 형성영역의 상기 반도체 기판에 각각 형성하는 단계와,
    노출된 상기 게이트 상부 표면과 상기 제 2 도전형 불순물 확산영역의 표면에 실리사이드층을 형성하는 단계와,
    상기 실리사이드층이 형성된 트랜지스터를 덮도록 상기 반도체 기판상에 제 1 층간절연층을 형성하는 단계와,
    상기 제 1 층간절연층의 소정 부위를 제거하여 상기 메모리셀 형성영역의 상기 불순물 확산영역의 상기 실리사이드층의 일부 표면을 노출시키는 제 1 콘택홀과 상기 이에스디 보호회로 형성영역의 상기 불순물 확산영역의 상기 실리사이드층의 일부 표면을 노출시키는 제 2 콘택홀을 동시에 형성하는 단계와,
    상기 제 1 콘택홀 및 상기 제 2 콘택홀을 매립하는 도전성을 갖는 제 1 플러그와 제 2 플러그를 형성하는 단계와,
    상기 제 1 플러그와 상기 제 2 플러그를 덮도록 제 2 층간절연층을 상기 제 1 층간절연층 위에 형성하는 단계와,
    상기 제 2 층간절연층에 상기 제 1 플러그를 노출시키는 비어 홀을 형성하는 단계와,
    상기 제 2 층간절연층 위에 상기 비어홀을 매립하도록 도전층을 형성하는 단계와,
    상기 도전층을 패터닝하여 비트라인을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 제 1 플러그와 상기 제 2 플러그는 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 청구항 1에 있어서, 상기 비트라인은 상기 메모리셀 형성영역에만 형성하는 것이 특징인 반도체장치의 제조방법.
  4. 청구항 1에 있어서, 상기 실리사이드층은 코발트를 이용하는 살리사이드로 형성하는 것이 특징인 반도체장치의 제조방법.
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