KR20030001973A - 정전기 보호소자를 구비한 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 금속 저항을 낮추어 ESD(Electro Static Discharge) 특성을 향상시킬 수 있는 정전기 보호소자를 구비한 반도체 장치의 제조방법에 관한 것으로, 반도체 기판에 정전기 보호소자 영역 및 셀과 주변영역을 정의한 후, 상기 기판에 트랜지스터를 형성하는 단계와, 상기 트랜지스터와 연결되는 제 1, 제 2 금속배선을 형성하는 단계와, 상기 제 1 금속배선 측면에 제 1 절연막 스페이서를 형성함과 동시에 상기 제 2 금속배선을 포함한 기판에 제 1 절연막을 형성하는 단계와, 상기 제 1 금속배선상에 베리어 금속층과 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 정전기 보호소자를 구비한 반도체 장치의 제조방법에 관한것으로, 특히 금속 저항을 낮추어 ESD(Electro Static Discharge) 특성을 향상시킬 수 있는 정전기 보호소자를 구비한 반도체 장치의 제조방법에 관한 것이다.
일반적인 MOS 회로는 내부적으로 2.5 ∼ 5 볼트 내외의 전압으로 동작하게 설계되어 있다. 그러나, 그들은 여러 원인 등으로 인해 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 이러한 상황에서는 MOS 소자의 게이트산화막 파괴 현상 및 접합 스파이크 ( junction spiking ) 현상 등이 발생되어 소자가 완전히 파괴되거나 혹은 미세하게 손상을 받아 누설전류의 발생으로 신뢰성에 심각한 영향을 주게 된다.
상기한 바와 같이 높은 전압에 대한 반도체소자의 노출은 여러 가지 원인이 있을 수가 있는데 그 중 대표적인 것이 우리가 소자를 손으로 다룰 때 사람 몸에서 발생되는 정전기가 소자로 흘러 들어가는 경우다. 일반적으로 사람 몸에서는 2000∼수만 볼트의 정전기 전압이 발생한다.
한편, 또 한가지는 반도체소자를 어떠한 장비나 소켓(socket) 등에 꽂을 때 그 장비의 접지상태가 불안정하면 순간적으로 전하가 핀을 타고 소자로 흘러 들어가게 될 것이다.
위에서 서술한 바와 같이 사용자가 주의하지 않으면 반도체소자는 언제든지 정전기 등과 같은 유익하지 않은 고전압에 항상 노출될 위험성이 있다.
이러한 정전기 피해를 막기 위하여 핸들링(handling)할 때 안티-스테틱 튜브(anti-static tube)를 사용하거나 접지 밴드를 착용한 채 핸들링하는 등 최소한의 예방을 할 수 있으나, 궁극적으로는 정전기 방지용 회로를 회로의 입력단(게이트단)에 앞서 구성하여야 한다.
최근 들어, 반도체소자는 소자의 고집적화에 따라 두께가 점점 더 얇아져 보다 높은 ESD 내성을 필요로 하고 정전기 방전에 의한 영향을 더욱 더 심하게 받는다.
그리고, 상기 ESD는 메모리소자의 셀부에 비하여 훨씬 큰 디자인 루울(design rule)에 의하여 디자인되어 그에 따른 반도체소자의 고집적화를 더욱 어렵게 한다.
또한, 칩 사이즈가 작아짐에 따라 디자인 루울이 감소하여 패턴(마스크 및 식각)형성이 어려워져 레이어(layer) 두께를 낮추어 공정을 진행한다.
그러나 레이어 두께를 낮추어 공정을 진행할 경우, 각 레이어의 저항은 높아지게 된다. 특히, 금속 저항이 커지고, 정션(junction)과의 저항도 커져 ESD 회로의 콘택 중 어느 한 곳으로 파워가 집중되어 ESD 레벨를 저하시킨다.
또한, 콘택 부분의 금속배선에 번 페일(burnt fail)을 발생시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 정전기 보호소자의 금속 두께를 높여 금속 저항을 낮추어 ESD 특성을 향상시킬 수 있는 정전기 보호소자를 구비한 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 정전기 보호소자를 구비한 반도체 장치의 제조방법을 나타낸 공정 단면도
도 2는 금속배선 두께를 증가시킴으로 ESD 레벨의 증가를 실험을 통해 증명한 데이터
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 층간 절연막
12a : 제 1 금속배선 12b : 제 2 금속배선
13 : 제 1 절연막 13a : 제 1 절연막 스페이서
14 : 베리어 금속층 15 : 제 2 금속층
16 : 제 2 금속층 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 보호소자를 구비한 반도체 장치의 제조방법은 반도체 기판에 정전기 보호소자 영역 및 셀과 주변영역을정의한 후, 상기 기판에 트랜지스터를 형성하는 단계와, 상기 트랜지스터와 연결되는 제 1, 제 2 금속배선을 형성하는 단계와, 상기 제 1 금속배선 측면에 제 1 절연막 스페이서를 형성함과 동시에 상기 제 2 금속배선을 포함한 기판에 제 1 절연막을 형성하는 단계와, 상기 제 1 금속배선상에 베리어 금속층과 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 금속배선은 정전기 보호소자의 금속배선이고, 제 2 금속배선은 셀과 주변소자의 금속배선인 것을 특징으로 한다.
또한, 상기 제 1 절연막과 제 1 절연막 스페이서는 산화막 및 질화막인 것을 특징으로 한다.
또한, 상기 제 1 절연막과 제 1 절연막 스페이서의 두께는 제 1 금속배선상의 금속층 형성시 제 2 금속배선이 노출되지 않도록 제 1 절연막과 제 1 절연막 스페이서의 식각 선택비를 고려하여 설정하는 것을 특징으로 한다.
또한, 상기 베리어 금속층과 금속층 형성은 제 1, 제 2 금속배선을 포함한 전면에 베리어 금속층과 금속층을 차례로 증착하는 단계와, 상기 제 2 금속배선상의 제 1 절연막이 노출되도록 선택적으로 상기 베리어 금속층과 금속층을 식각하여 상기 제 1, 제 2 금속배선의 패턴보다 크게 레이아웃되도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 정전기 보호소자를 구비한 반도체 장치의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 일실시예에 따른 정전기 보호소자를 구비한반도체 장치의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)에 정전기 보호소자 영역 및 셀과 주변영역을 정의한 후, 상기 기판(10)상에 소오스/드레인 불순물 영역을 구비한 트랜지스터(도면에 도시하지 않았음)를 형성한다.
이어, 상기 트랜지스터를 포함한 기판(10)상에 층간 절연막(11)을 형성한 후, 상기 층간 절연막(11)상에 제 1 금속층을 증착하고 선택적으로 식각하여 상기 소오스/드레인 영역 중 어느 하나와 연결되는 복수개의 제 1, 제 2 금속배선(12a,12b)을 형성한다.
도 1b에 도시한 바와 같이 상기 복수개의 제 1, 제 2 금속배선(12a,12b)을 포함한 전면에 제 1 절연막(13)을 형성한 후, 상기 정전기 보호소자의 제 1 금속배선(12a)이 노출되도록 선택적으로 식각하여 상기 제 1 금속배선(12a) 측면에 제 1 절연막 스페이서(13a)를 형성한다. 이때, 상기 제 1 절연막(13)은 질화막 또는 산화막이고, 두께는 후 공정에서 진행될 제 2 금속층 식각시 식각 선택비를 고려하여 셀과 주변영역의 제 2 금속배선(12b)이 노출되지 않을 정도의 두께로 증착한다.
도 1c에 도시한 바와 같이 상기 제 1, 제 2 금속배선(12a,12b)상에 베리어 금속층(14)과 제 2 금속층(15)을 형성한 후, 상기 셀과 주변영역의 제 2 금속배선(12b)상에 형성된 제 1 절연막(13)이 노출되도록 선택적으로 상기 베리어 금속층(14)과 제 2 금속층(15)을 식각하여 제 2 금속층 패턴(16)을 형성한다.
한편, 레이아웃를 상기 제 1, 제 2 금속배선(12a,12b) 패턴보다 상기 제 2 금속층 패턴(16)을 크게 하여 금속 스페이서(metal spacer) 형태로 남는스트링어(stringer) 발생을 방지한다.
도 2는 금속배선 두께를 증가시킴으로 ESD 레벨의 증가를 실험을 통해 증명한 데이터이다.
이상에서 설명한 바와 같이 본 발명의 정전기 보호소자를 구비한 반도체 장치의 제조방법에 의하면, ESD 보호회로(입력 버퍼, 입출력 드라이버 회로포함)의 금속배선 두께를 높이므로 금속저항을 낮출 수 있다.
따라서, 디지인 루울 감소로 인한 금속배선 두께 감소에 다른 저항이 커지는 문제를 해결하여 ESD 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판에 정전기 보호소자 영역 및 셀과 주변영역을 정의한 후, 상기 기판에 트랜지스터를 형성하는 단계와;상기 트랜지스터와 연결되는 제 1, 제 2 금속배선을 형성하는 단계와;상기 제 1 금속배선 측면에 제 1 절연막 스페이서를 형성함과 동시에 상기 제 2 금속배선을 포함한 기판에 제 1 절연막을 형성하는 단계와;상기 제 1 금속배선상에 베리어 금속층과 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 보호소자를 구비한 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 금속배선은 정전기 보호소자의 금속배선이고, 제 2 금속배선은 셀과 주변소자의 금속배선인 것을 특징으로 하는 정전기 보호소자를 구비한 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막과 제 1 절연막 스페이서는 산화막 및 질화막인 것을 특징으로 하는 정전기 보호소자를 구비한 반도체 장치의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 절연막과 제 1 절연막 스페이서의 두께는 제 1 금속배선상의 금속층 형성시 제 2 금속배선이 노출되지 않도록 제 1 절연막과 제 1 절연막 스페이서의 식각 선택비를 고려하여 설정하는 것을 특징으로 하는 정전기 보호소자를 구비한 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 베리어 금속층과 금속층 형성은 제 1, 제 2 금속배선을 포함한 전면에 베리어 금속층과 금속층을 차례로 증착하는 단계와;상기 제 2 금속배선상의 제 1 절연막이 노출되도록 선택적으로 상기 베리어 금속층과 금속층을 식각하여 상기 제 1, 제 2 금속배선의 패턴보다 크게 레이아웃되도록 하는 것을 특징으로 하는 정전기 보호소자를 구비한 반도체 장치의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR (1) | KR20030001973A (ko) |
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