KR101397811B1 - 반도체 장치 - Google Patents

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라피스 세미컨덕터 가부시키가이샤
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Abstract

(과제) SOI 기판을 사용한 반도체 장치의 제조시에 있어서의 플라즈마 프로세스 중에 발생하는 지지 기판의 표면·이면의 대전에 의해 생기는 반도체 소자의 열화를 방지한다.
(해결수단) SOI 기판 (50) 에 있어서의 Si 층 (53) 에 형성된 MOS 트랜지스터 (60) 와, Si 층 (53) 을 덮는 층간 절연막 (80) 상에 형성되고, 비아 (Via; 81) 에 의해 MOS 트랜지스터 (60) 의 게이트 전극 (64) 또는 확산 영역 (61, 62) 과 접속된 배선 패턴 (82) 과, 이 배선 패턴 (82) 과 SOI 기판 (50) 의 지지 기판 (51) 의 사이에 접속되고, 배선 패턴 (82) 을 형성하는 플라즈마 프로세스에서 게이트 전극 (64) 에 대해 발생하는 전하가 소정치를 초과하였을 때에, 이 전하를 지지 기판 (51) 측으로 방출 또는 차단하는 보호 회로를 갖고 있다. 보호 회로는, 예를 들어, 상기 소정치에 대응하는 브레이크다운 전압치를 각각 갖는 PN 접합 다이오드 (71) 및 NP 접합 다이오드 (72) 의 직렬 회로에 의해 구성되어 있다.
반도체 장치, 배선 패턴, 보호 소자

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 실시예 1 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 2 는 본 발명의 실시예 2 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 3 은 본 발명의 실시예 3 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 4 는 본 발명의 실시예 4 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 5 는 본 발명의 실시예 5 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 6 은 본 발명의 실시예 6 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도.
도 7 은 종래의 SOI 기판을 사용한 반도체 장치를 나타낸 개략 구성도.
도 8 은 종래 기술의 과제를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
50, 50A SOI 기판
51, 51A 지지 기판
52 BOX 층
53 Si 층
60 MOS 트랜지스터
70 NPN 접합 소자
71, 71A, 72 다이오드
80, 83, 86 층간 절연막
81, 84, 87 비아 (Via)
82, 85, 88 배선 패턴
91∼97, 91A∼95A, 101∼103 더미 도전 패턴
[특허문헌 1]일본 공개특허공보2003-133559호 (도 2)
기술분야
본 발명은 SOI (Silicon-On-Insulator) 기판을 사용한 반도체 장치에 관한 것으로, 특히, 제조 공정의 플라즈마 프로세스 중에 발생하는 지지 기판의 표면·이면의 대전(帶電)에 의해 생기는 반도체 소자의 열화를 방지하는 기술에 관한 것이다.
배경기술
종래, SOI 기판을 사용한 반도체 장치의 제조 공정 (플라즈마 프로세스) 에 있어서의 반도체 소자의 열화 방지에 관한 기술로서, 예를 들어, 다음과 같은 문헌에 기재되는 것이 있다.
도 7 (1)∼(3) 은 종래의 SOI 기판을 사용한 반도체 장치를 나타낸 개략 구성도이고, 동일 도면 (1) 은 반도체 장치의 모식적인 종단면에서 안테나 전류의 유입에 의한 게이트 산화막 파괴를 나타낸 도면, 동일 도면 (2) 는 그 게이트 산화막 파괴를 방지하기 위한 보호 소자의 구조를 나타낸 도면, 및, 동일 도면 (3) 은 동일 도면 (2) 의 회로도이다.
도 7 (1) 에 나타낸 종래의 반도체 장치는, 예를 들어, 2 층 배선 구조를 하고 있고, SOI 기판 (10) 상에, 반도체 소자로서 예를 들어, MOS 형 전계 효과 트랜지스터 (이하, 「MOS 트랜지스터」 라고 한다.) (20-1, 20-2) 가 형성되어 있다. SOI 기판 (10) 은, 예를 들어, P 형 실리콘 (Si) 으로 이루어진 지지 기판 (11) 과, 이 위에 형성된 절연막 (예를 들어, 이산화 실리콘 (SiO2) 으로 이루어진 BOX 층 (12) 과, 이 위에 형성된 실리콘층인 SOI 층 (13) 에 의해 구성되어 있다. SOI 층 (13) 에는 복수쌍의 불순물 확산영역 (예를 들어, 소스영역 (21) 및 드레인영역 (22)) 이 형성됨과 함께, 이들의 각 소스영역 (21) 및 드레인영역 (22) 사이가, SiO2 로 이루어진 소자 분리층 (25) 에 의해 전기적으로 분리되어 있다. 각 쌍의 소스영역 (21) 및 드레인영역 (22) 사이 상에는 게이트 절연막 (예를 들어, 게 이트 산화막) (23) 을 통해 게이트 전극 (24) 이 형성되고, 이들의 각 쌍의 소스영역 (21), 드레인영역 (22) 및 게이트 전극 (24) 에 의해, 각 MOS 트랜지스터 (20-1, 20-2) 가 구성되어 있다.
MOS 트랜지스터 (20-1, 20-2) 가 형성된 SOI 층 (13) 상에는 이들을 덮는 1 층째의 층간 절연막 (30) 이 형성되어 있다. 층간 절연막 (30) 에는 이것을 상하로 관통하는 복수의 접속 구멍 (이하, 「비아 (Via)」 라고 한다.) (31) 이 형성되고, 또한, 그 층간 절연막 (30) 상에, Via (31) 에 접속된 1 층째의 배선 패턴 (32) 이 형성되어 있다. 이 배선 패턴 (32) 은, 예를 들어, 층간 절연막 (30) 의 전체 면에 배선층을 형성하고, 또한, 이 위에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여, 플라즈마 에칭으로 배선층을 분리함으로써 형성된다. 배선 패턴 (32) 을 포함하는 층간 절연막 (30) 상에는 이것을 덮는 2 층째의 층간 절연막 (33) 이 형성되어 있다. 이 2 층째의 층간 절연막 (33) 에는 1 층째와 같이, 복수의 Via (34) 가 형성되고, 이 Via (34) 에 접속된 2 층째의 배선 패턴 (35) 이 층간 절연막 (33) 상에 형성되어 있다.
이러한 구성의 반도체 장치의 제조 공정에서는 플라즈마 에칭, 스퍼터링, 플라즈마 CVD (화학 기상 성장) 등의 플라즈마 프로세스가 사용되고 있다. 이 플라즈마 중에, 안테나로 될 수 있는 배선 패턴 (32, 35) 이나 Via (31, 34) 가 노출되면, 지지 기판 (11) 에 접속 (어스) 되어 있지 않은 플로팅 (Floating, 부유) 상태의 배선 패턴 (32, 35) 이나 Via (31, 34) 에서는 플라즈마가 차지 업되어 전하가 축적된다. 이 전하가 MOS 트랜지스터 (20-1, 20-2) 의 게이트 전극 (24) 이나 소스영역 (21), 드레인영역 (22) 에 접속되어 있어서 그 전압이 MOS 트랜지스터 (20-1, 20-2) 의 내압(耐壓)을 초과하면, 게이트 산화막 (23) 에 전류가 흘러 파괴되어 MOS 트랜지스터 (20-1, 20-2) 의 파괴나 성능이 열화된다는 문제가 있다.
특히, SOI 기판 (10) 을 사용한 반도체 장치의 경우, MOS 트랜지스터 (20-1, 20-2) 를 형성하는 SOI 층 (13) 이 BOX 층 (12) 에 의해서 지지 기판 (11) 으로부터 완전히 절연되어 있기 때문에, 모든 배선 패턴 (32, 35) 이 플로팅 상태로 되어 있고, 차지 업의 영향이 현저하게 나타난다.
이를 회피하기 위해서, 예를 들어, 도 7 (2) 에 나타낸 바와 같이, 특허문헌 1 의 도 2 에 기재된 반도체 장치에서는 다수의 MOS 트랜지스터 (20-1, 20-2, …) 에 접속되는 배선 패턴 (32, 35, …) 또는 Via (31, 34, …) 의 형성시에, 이들의 배선 패턴 (32, 35, …) 또는 Via (31, 34, …) 의 면적과 MOS 트랜지스터 (20-1, 20-2, …) 의 게이트 면적의 비가 소정의 값을 초과한 경우에, 과잉의 전하를 지지 기판 (11) 으로 빼내기 위한 보호용의 NP 접합 다이오드 (26) 를, 소정의 값을 초과하는 MOS 트랜지스터 근방의 SOI 층 (13) 내에 각각 형성하고 있다. 각 NP 접합 다이오드 (26) 는, 예를 들어, MOS 트랜지스터 (20-1) 의 게이트 전극 (24) 에 접속된 배선 패턴 (32) 과, 지지 기판 (11) 내에 형성된 P+ 형 컨택트영역 (14) 사이에, Via (31) 에 의해 접속되어 있다.
도 7 (3) 에 나타낸 바와 같이, 예를 들어, 플라즈마 프로세스 중의 플라즈마에 의해, 안테나로 되는 배선 패턴 (35) 에 과잉의 정 (+) 전하가 인가되면, 이 역방향 전압에 의해 NP 접합 다이오드 (26) 가 항복 (브레이크다운) 하여 온 상태 로 되고, 인가된 정 전하가 NP 접합 다이오드 (26) 를 통해서 지지 기판 (11) 측으로 방출된다. 이것에 의해, MOS 트랜지스터 (20-1) 의 게이트 전극 (24) 에 과잉의 정전하가 인가되지 않기 때문에, MOS 트랜지스터 (20-1) 의 파괴나 열화를 방지할 수 있다.
종래의 도 7 (2) 와 같은 반도체 장치에서는 보호용의 다이오드 (26) 를 형성하고 있으므로, 예를 들어, 플라즈마 프로세스에서 다이오드 (26) 에 대해 순바이어스로 되는 전압이 지지 기판 (11) 의 이면에 인가된 경우, 지지 기판 (11) 의 이면→Via (31)→배선 패턴 (32)→Via (31)→다이오드 (26)→Via (31)→배선 패턴 (32)→Via (31)→MOS 트랜지스터 (20-1) 의 게이트 전극 (24) 으로 전류가 흐르고, 내압을 초과한 경우에 게이트 산화막 (23) 이 파괴되고, 반도체 소자로서 기능하지 않게 된다는 과제가 있었다.
이하, 이 과제를 도 8 (1), (2) 를 참조하면서 상세히 설명한다.
도 8 (1), (2) 는 종래 기술의 과제를 설명하기 위한 도면이다. 이 중, 도 8 (1) 은 정전 척 (이하, 「ESC 척」이라고 한다.) 에 의한 대전 상태를 나타낸 것으로, (1a) 는 플라즈마 프로세스에서 지지 기판 (11) 을 흡착하여 유지하기 위한 단극 방식의 ESC 척 (40) 의 설명도이고, (1b) 는 플라즈마 프로세스에서 사용되는 쌍극 방식의 ESC 척 (41) 의 설명도이다. 도 8 (2) 는 배선층의 에칭시의 전위의 변화를 나타낸 것으로, (2a) 는 단극 방식의 ESC 척 (40) 을 사용하였을 때의 배선층의 에칭 중의 전위의 변화를 설명하는 도면이고, (2b) 는 단극 방식의 ESC 척 (40) 을 사용하였을 때의 배선층의 에칭 직후 (즉, 배선층이 에칭에 의해 분리되고 배선 패턴으로 되었을 때) 의 전위의 변화를 설명하는 도면이다.
도 8 (1) 에서, 플라즈마 프로세스로 사용되는 플라즈마 CVD 나 드라이 에칭 장치에서는, 분할 전의 웨이퍼 상태의 지지 기판 (11) 을 지지할 때에, 단극 방식의 ESC 척 (40), 또는 쌍극 방식의 ESC 척 (41) 을 사용하고 있다. ESC 척 (40, 41) 에서는 고전압 800V∼2000V 를 인가하여 정전기를 발생시키고, 웨이퍼 상태의 지지 기판 (11) 을 정전기로 흡착한다. 이때, 지지 기판 (11) 측에도 정전기에 의해 유전 대전이 생긴다. 단극 방식의 ESC 척 (40) 에서는 지지 기판 (11) 의 이면에 부 (-) 의 대전, 이 결과, 표면이 정 (+) 에 대전한다. 쌍극 방식의 ESC 척 (41) 에는, 정의 고전압 800V∼2000V 가 인가되는 정측 척부 (41-1) 와, 부의 고전압 800V∼2000V 가 인가되는 부측 척부 (41-2) 로 구성되어 있으므로, 정측 척부 (41-1) 에 접촉하는 지지 기판 (11) 의 이면 부분이 부의 대전, 이 결과, 표면 부분이 정으로 대전하고, 이에 대해, 부측 척부 (41-2) 에 접촉하는 지지 기판 (11) 의 이면 부분이 정의 대전, 이 결과, 표면 부분이 부에 대전한다.
다음으로, 도 8 (2) 에서, 예를 들어, 단극 방식의 ESC 척 (40) 을 사용하였을 때의 배선층 (36) 의 에칭시의 전위 변화를 고찰해 본다.
(2a) 의 배선층 (36) 의 에칭 중에서는 ESC 척 (40) 에 의해서 생긴 지지 기판 (11) 의 표면의 정전하는, 순방향 접속인 다이오드 (26) 를 통과하고, 여기에 Via (31, 34) 및 배선층 (36) 을 통해 접속된 모든 MOS 트랜지스터 (20-1, 20-2, 20-3, …) 의 각 게이트 전극 (24) 으로 흐른다. 이 배선층 (36) 의 에칭 중에서는 인가된 정전하가, Via (31, 34) 로 연결되는 모든 배선층 (36) 에 균등하게 분포하여, 1 개당 MOS 트랜지스터 (20-1, …) 에 미치는 영향은 작다.
그 후, (2b) 와 같이 배선층 (36) 의 분리에 의해 배선 패턴 (32, 35) 이 형성되어 에칭이 종료하면, 지지 기판 (11) 의 표면의 전체 정전하는, 적은 수의 다이오드 (26) 가 부착된 MOS 트랜지스터 (20-1) 의 게이트 전극 (24) 으로 유입되고, 이 게이트 산화막 (23)→SOI 층 (13) 의 소스영역 (21) 또는 드레인영역 (22)→다른 회로로 관통 전류가 흐르고, 이 관통 전류에 의해 MOS 트랜지스터 (20-1) 의 게이트 산화막 (23) 이 파괴된다.
이에 대해, 쌍극 방식의 ESC 척 (41) 을 사용한 경우에는 부측 척부 (41-2) 에 접촉하는 지지 기판 (11) 의 이면 부분에서는 문제가 생기지 않는다고 생각되지만, 정측 척부 (41-1) 에 접촉하는 지지 기판 (11) 의 이면 부분에서는 상기와 같은 문제가 생긴다.
상기 과제를 해결하기 위해, 본 발명의 반도체 장치에서는 지지 기판 상에 절연막을 통해 실리콘층(Si 층)이 형성된 SOI 기판에 있어서의 상기 실리콘층에 형성된 확산층, 및 게이트 절연막을 통해 형성된 게이트 전극을 갖는 반도체 소자 (예를 들어, 전계 효과 트랜지스터) 와, 상기 실리콘층을 덮는 층간 절연막 상에 형성되어 상기 층간 절연막을 관통하는 Via 에 의해 상기 전계 효과 트랜지스터의 게이트 전극 또는 확산층과 접속된 배선 패턴과, 상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 지지 기판 사이에 접속되어, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때에, 상기 전하를 상기 지지 기판측으로 방출 또는 차단하는 보호 회로를 갖고 있다.
본 발명의 다른 반도체 장치로는 지지 기판 상에 절연막을 통해 실리콘층이 형성된 SOI 기판에 있어서의 상기 실리콘층에 형성된 확산층, 및 게이트 절연막을 통해 형성된 게이트 전극을 갖는 반도체 소자 (예를 들어, 전계 효과 트랜지스터) 와, 상기 실리콘층을 덮는 층간 절연막 상에 형성되어 상기 층간 절연막을 관통하는 제 1 의 Via 에 의해 상기 반도체 소자의 게이트 전극 또는 확산층과 접속된 배선 패턴과, 상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 지지 기판 사이에 접속되고, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때, 상기 전하를 상기 지지 기판측으로 방출하는 보호소자와, 상기 층간 절연막 상에 형성되고, 상기 층간 절연막을 관통하는 제 2 의 Via 에 의해 상기 지지 기판과 접속된 더미 도전 패턴을 갖고 있다.
발명을 실시하기 위한 최선의 형태
본 발명의 최선의 실시 형태에 있어서의 반도체 장치에서는 SOI 기판에 있어서의 Si 층에 형성된 확산층, 및 게이트 절연막을 통해 형성된 게이트 전극을 갖는 MOS 트랜지스터와, 상기 Si 층을 덮는 층간 절연막 상에 형성되고, 상기 층간 절연막을 관통하는 Via 에 의해 상기 MOS 트랜지스터의 게이트 전극 또는 확산층과 접속된 배선 패턴과, 상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 Si 층의 지지 기판 사이에 접속되고, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때에, 상기 전하를 상기 지지 기판측으로 방출 또는 차단하는 보호 회로를 갖고 있다. 상기 보호 회로는, 예를 들어, 상기 소정치에 대응하는 브레이크다운 전압치를 각각 갖는 PN 접합 다이오드 및 NP 접합 다이오드의 직렬 회로에 의해 구성되어 있다.
실시예 1
(실시예 1 의 구성)
도 1 (1)∼(4) 는 본 발명의 실시예 1 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 모식적인 종단면도, 동일 도면 (2) 는 상면으로부터 본 평면도, 동일 도면 (3) 은 회로도, 및 동일 도면 (4) 는 동작 파형도이다.
도 1 (1), (2) 에 나타낸 본 실시예 1 의 반도체 장치는, 예를 들어, 2 층 배선 구조를 하고 있고, SOI 기판 (50) 상에, 반도체 소자 (예를 들어, MOS 트랜지스터) (60) 와, 이것을 보호하는 보호 회로 (예를 들어, NP 접합 다이오드 (71) 및 PN 접합 다이오드 (72) 의 직렬 회로) 가 형성되어 있다. SOI 기판 (50) 은, 예를 들어, P 형 Si 로 이루어진 지지 기판 (51) 과, 이 위에 형성된 절연막 (예를 들어, SiO2 로 이루어진 BOX 층) (52) 과, 이 위에 형성된 Si 층 (예를 들어, P 형 Si 층) (53) 에 의해 구성되어 있다. 지지 기판 (51) 내에는 P+ 형 컨택트영역 (51a) 이 형성되어 있다. 또한, 이 컨택트영역 (51a) 은 생략해도 된다. Si 층 (53) 에는 MOS 트랜지스터 (60) 를 구성하는 (예를 들어, 소스영역 (61) 및 드레인영역 (62)) 과, P 형 확산영역 및 N 형 확산영역으로 이루어진 PN 접합 다이오드 (71) 와, N 형 확산영역 및 P 형 확산영역으로 이루어진 NP 접합 다이오드 (72) 가 형성되고, 이들이 SiO2 등의 Si 층(소자 분리층) (53) 에 의해 전기적으로 분리되어 있다. 소스영역 (61) 및 드레인영역 (62) 사이 상에는 게이트 절연막 (예를 들어, 게이트 산화막) (63) 을 통해 게이트 전극 (63) 이 형성되고, 이들의 소스영역 (61), 드레인영역 (62) 및 게이트 전극 (64) 에 의해, MOS 트랜지스터 (60) 가 구성되어 있다.
MOS 트랜지스터 (60), PN 접합 다이오드 (71), 및 NP 접합 다이오드 (72) 가 형성된 Si 층 (53) 상에는 이들을 덮는 SiO2 등의 1 층째의 층간 절연막 (80) 이 형성되어 있다. 층간 절연막 (80) 에는 이것을 상하로 관통하는 복수의 Via (81) 가 형성되고, 또한, 그 층간 절연막 (80) 상에 Via (81) 에 접속된 메탈, 폴리실리콘 등의 배선층으로 이루어진 1 층째의 배선 패턴 (82) 이 형성되어 있다. 배선 패턴 (82) 은, 예를 들어, Via (81) 를 통해 MOS 트랜지스터 (60) 의 게이트 전극 (64) 과 NP 접합 다이오드 (72) 를 접속하는 배선부 (82a), Via (81) 를 통해 PN 접합 다이오드 (71) 와 NP 접합 다이오드 (72) 를 직렬로 접속하는 배선부 (82b), Via (81) 를 통해 PN 접합 다이오드 (71) 와 컨택트영역 (51a) 을 접속하는 배선부 (82c) 및 배선부 (82d) 를 갖고 있다.
배선 패턴 (82) 을 포함하는 층간 절연막 (80) 상에는 이것을 덮는 SiO2 등의 2 층째의 층간 절연막 (83) 이 형성되어 있다. 이 층간 절연막 (83) 에는 1 층째와 같이, 복수의 Via (84) 가 형성되고, 이 Via (84) 에 접속된 메탈, 폴리실리콘 등의 배선층으로 이루어진 2 층째의 배선 패턴 (85) 이 층간 절연막 (83) 상에 형성되어 있다. 배선 패턴 (85) 은, 예를 들어, Via (84) 를 통해 배선부 (82a) 와 배선부 (82d) 에 접속된 배선부 (85a), Via (84) 를 통해 배선부 (82d) 와 배선부 (85a) 에 접속된 배선부 (85b), Via (84) 를 통해 배선부 (82d) 에 접속된 배선부 (85c), 및, 배선부 (85d) 를 갖고 있다.
(실시예 1 의 제조예)
본 실시예 1 의 반도체 장치는, 예를 들어, 다음 (1)∼(7) 의 제조 공정에 의해 제조된다.
(1) SOI 기판 (50) 을 준비하는 공정
분할 전의 웨이퍼 형상의 SOI 기판 (50) 을 준비한다.
(2) 반도체 소자 형성 공정
포토리소그래피 기술로부터 Si 층 (53) 상에 포토레지스트를 도포하고, 이것을 노광 및 현상하여 레지스트 패턴을 형성한다. 레지스트 패턴을 마스크로 하여, Si 층 (53) 에 있어서의 미리 레이아웃된 개소에, 불순물 이온을 넣고, PN 접합 다이오드 (71) 및 NP 접합 다이오드 (72) 를 형성한다. Si 층 (53) 상에 산화막을 형성하고, 또한, 이 위에, 폴리실리콘 등의 전극층을 형성한 후, 포토리소그래피 기술에 의해, 그 전극층 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 전극층 및 산화막을 에칭하고, 소스영역 (61) 및 드레인영역 (62) 사이 상에, 게이트 산화막 (63) 및 게이트 전극 (64) 을 선택적으로 형성한다. 게이트 전극 (64) 등을 마스크로 하여 불순물 이온을 Si 층 (53) 에 넣고, 소스영역 (61) 및 드레인영역 (62) 을 형성한다. 이것에 의해, 소스영역 (61), 드레인영역 (62), 게이트 산화막 (63), 및 게이트 전극 (64) 으로 이루어진 MOS 트랜지스터 (60) 가 형성된다. 각 소스영역 (61), 드레인영역 (62), PN 접합 다이오드 (71), 및 NP 접합 다이오드 (72) 사이는 임의의 공정에서 형성된 SiO2 등의 Si 층 (소자 분리층) (53) 에 의해 전기적으로 분리된다.
(3) 1 층째 층간 절연막 형성 공정
MOS 트랜지스터 (60), PN 접합 다이오드 (71), 및 NP 접합 다이오드 (72) 가 형성된 Si 층 (53) 상에, 플라즈마 CVD 에 의해, SiO2 등의 1 층째의 층간 절연막 (80) 을 형성한다.
(4) 1 층째 배선 패턴 형성 공정
포토리소그래피 기술에 의해, 층간 절연막 (80) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 플라즈마 에칭에 의해, Via (81) 용의 복수의 개구부를 형성한다. 이 복수의 개구부 내의 지지 기판 (51) 에 달하는 개구부로부터, P+ 형 불순물 이온을 넣고, 지지 기판 (51) 내에 컨택트영역 (51a) 을 형성한다.
플라즈마 스퍼터링에 의해 전체 면에 메탈, 또는 CVD에 의해 폴리실리콘 등의 배선층을 형성한다 (배선층 형성 공정). 이때, 배선층이 복수의 개구부에 충전되고, Via (81) 가 형성된다. 다음의 플라즈마 에칭 공정에서는 포토리소그래피 기술에 의해, 배선층 상에 레지스트 패턴을 선택적으로 형성하고 (레지스트 패턴 형성 공정), 이 레지스트 패턴을 마스크로 하여 플라즈마 에칭에 의해 배선층을 분리하여 1 층째의 배선 패턴 (82) 을 형성한 후 (배선 패턴 형성 공정), 오버 에칭에 의해 잔사를 제거한다 (잔사물 제거 공정). 그 후, 애싱 장치에 의해, 산소 (O2) 애싱하여 불필요한 레지스트 패턴을 제거한다 (애싱 공정).
(5) 2 층째 층간 절연막 형성 공정
1 층째의 배선 패턴 (82) 이 형성된 1 층째의 층간 절연막 (80) 상에, 플라즈마 CVD 에 의해, SiO2 등의 2 층째의 층간 절연막 (83) 을 형성한다.
(6) 2 층째 배선 패턴 형성 공정
1 층째 배선 패턴 형성 공정과 같이, 2 층째의 층간 절연막 (83) 에 Via (84) 용의 복수의 개구부를 형성하고, 전체 면에 메탈, 폴리실리콘 등의 배선층을 형성하고, 플라즈마 에칭에 의해 그 배선층을 분리하여 2 층째의 배선 패턴 (85) 을 형성하고 (배선 패턴 형성 공정), 오버에칭에 의해 잔사를 제거한 후 (잔사 제거 공정), O2 애싱에 의해 불필요한 레지스트 패턴을 제거한다 (애싱 공정).
(7) 최종 공정
2 층째의 배선 패턴 (85) 을 SiO2 등의 보호막으로 덮거나 하여, 제조 공정 을 종료한다.
이러한 제조 공정에서, 배선 패턴 (82, 85) 을 형성하기 위한 잔사 제거 공정, 및 애싱 공정에서는 배선 패턴 (82, 85) 이 안테나로서 작용하여 플라즈마 프로세스 중에 전하를 모으고, 이 전하가 MOS 트랜지스터 (60) 의 게이트 산화막 (63) 을 파괴 (PID) 할 우려가 있다. 따라서, 과잉의 전하가 게이트 산화막 (63) 에 가해지지 않도록, 다음의 (a), (b) 와 같은 방법으로, 배선의 안테나비를 제한하는 레이아웃 설계를 실시하고 있다.
(a) 1 층째의 배선 패턴 (82) 의 안테나비 A1 의 계산
MOS 트랜지스터 (60) 의 게이트 산화막 (63) 의 면적을 G1 으로 한다. 1 층째의 배선 패턴 (82) 의 배선층을 에칭·애싱할 때에, MOS 트랜지스터 (60) 에 접속되는 안테나 (배선) 면적 M1 은,
안테나 면적 M1=배선부 (82a+82b+82c)
(단, 배선부 (82d) 는 포함되지 않는다.)
안테나비 A1=안테나 면적 M1/게이트면적 G1=(82a+82b+82c)/G1
(b) 2 층째의 배선 패턴 (85) 의 안테나비 A1 의 계산
안테나 면적 M2=배선부 (85a+85b+85c)
(단, 배선부 (85d) 는 포함되지 않는다.)
안테나비 A2=안테나 면적 M2/게이트면적 G2=(85a+85b+85c)/G2
안테나비 A1, A2 의 제한치는 게이트 산화막 (63) 의 막두께나 내압 등에 의해 다른데, 예를 들어, 일반적인 180nmLogic 디바이스에서는 안테나비 400 정도를 초과하는 경우에, 이 초과한 개소의 MOS 트랜지스터 (60) 에, PN 접합 다이오드 (71) 및 NP 접합 다이오드 (72) 로 이루어진 보호 회로를 부가하고 있다. 접속 상태로서는,
MOS 트랜지스터 (60) 의 게이트 전극 (64)→배선부 (82a)→NP 접합 다이오드 (72)→배선부 (82b)→PN 접합 다이오드 (71)→배선부 (82c)→지지 기판 (51) 으로 하는, 극성이 다른 2 개의 다이오드 (71, 72) 를 직렬로 접속하고 있다.
(실시예 1 의 동작)
본 실시예 1 의 반도체 장치에서는, 배선을 레이아웃 할 때에 미리 MOS 트랜지스터 (60) 에 접속되는 배선 패턴 (82, 85) 의 총면적과 트랜지스터 게이트 면적의 비를 계산하고, 안테나비 A1, A2 가 소정의 값을 초과한 경우에, 다이오드 (71, 72) 로 이루어진 보호 회로를 부가하고 있다. 이에 의해, 도 1 (3), (4) 에 나타낸 바와 같이, ESC 척 (40) 에 의해서 지지 기판 (51) 의 이면에 인가된 전압이 다이오드 (71) 의 내압 1 이하이면, 이 다이오드 (71) 가 역바이어스 때문에 오프 상태로 되고, MOS 트랜지스터 (60) 의 게이트 전극 (64) 으로 전류가 흐르지 않고, 게이트 산화막 (63) 을 파괴하지 않는다. 또한, 플라즈마 차지에 의해서 배선 패턴 (85) 에 인가된 전압이, 다이오드 (72) 의 내압 2 이상으로 되면, 이 다이오드 (72) 가 브레이크다운된다. 이것에 의해,
배선 패턴 (85)→Via (84)→배선부 (82a)→다이오드 (72)→배선부 (82b)→다이오드 (71)→배선부 (82c)→컨택트영역 (51a)→지지 기판 (51) 으로 전류가 흐르고, MOS 트랜지스터 (60) 의 게이트 산화막 (63) 을 파괴하지 않는다.
(실시예 1 의 효과)
본 실시예 1 에서는 다이오드 (71) 의 내압 1 을 ESC 척 전압보다 충분히 높게 (예를 들어, -2000V), 다이오드 (72) 의 내압 2 를 회로 (예를 들어, MOS 트랜지스터 (60)) 의 동작 전압보다 높게 (예를 들어, 5V), 또한 플라즈마 차지 전압보다 낮게 (예를 들어, 12V) 설정함으로써, 지지 기판 (51) 의 이면에 인가된 전압과, 플라즈마 차지에 의한 전압의 쌍방의 효과에 의한 게이트 산화막 (63) 의 파괴를 방지할 수 있다.
실시예 2
도 2 (1), (2) 는 본 발명의 실시예 2 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 모식적인 종단면도, 및 동일 도면 (2) 는 회로도이다. 이 도 2 에서는 실시예 1 을 나타낸 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 2 의 반도체 장치는 실시예 1 과 같이, 예를 들어, 2 층 배선 구조를 하고 있는데, 실시예 1 의 PN 접합 다이오드 (71) 및 NP 접합 다이오드 (72) 에 대신하여, NPN 접합 소자 (70) 를 형성한 점만이 다르다.
본 실시예 2 의 반도체 장치의 제조에서는, 실시예 1 과 같이, 레이아웃을 할 때 미리 MOS 트랜지스터 (60) 에 접속되는 배선 패턴 (82, 85) 의 총면적과 트랜지스터 게이트 면적의 비를 계산하고, 안테나비 A1, A2 가 소정의 값을 초과한 경우에 NPN 접합 소자 (70) 를 부가하고 있다. 이것에 의해, 실시예 1 과 거의 같은 작용, 효과를 얻을 수 있다. 특히, 본 실시예 2 에서는 실시예 1 의 PN 접합 다이오드 (71) 및 NP 접합 다이오드 (72) 대신에, NPN 접합 소자 (70) 를 형성하고 있기 때문에, 실시예 1 보다도 작은 점유 면적으로 실현하는 것이 가능하다. 또한, NPN 접합 소자 (70) 에 대신하여, PNP 접합 소자를 사용해도, 거의 같은 효과를 얻을 수 있다.
실시예 3
도 3 (1), (2) 는 본 발명의 실시예 3 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 모식적인 종단면도, 및 동일 도면 (2) 는 회로도이다. 이 도 3 에서는 실시예 1 을 나타낸 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 3 의 반도체 장치는 실시예 1 과 같이, 예를 들어, 2 층 배선구조를 하고 있는데, 실시예 1 의 지지 기판 (51) 측의 PN 접합 다이오드 (71) 대신에, SOI 기판 (50A) 에 세로 구조의 PN 접합 다이오드 (71A) 를 설치한 점만이 다르다. 세로 구조의 PN 접합 다이오드 (71A) 는, 예를 들어, N 형 Si 기판으로 형성된 지지 기판 (51A) 을 사용하고, 이 일부에 P 형 확산층 (54) 이 형성되고, 이 P 형 확산층 (54) 과 N 형 Si 기판으로 구성되어 있다. 그리고, 이 PN 접합 다이오드 (71A) 가 Via (81) 및 배선부 (82b) 를 통해 NP 접합 다이오드 (72) 에 직렬로 접속되어 있다.
본 실시예 2 의 반도체 장치에서는 실시예 1 과 거의 같은 작용, 효과를 얻을 수 있다. 특히, 본 실시예 3 에서는 지지 기판 (51A) 측의 PN 접합 다이오드 (71A) 를 세로 구조로 하고 있으므로, 실시예 1 보다도 작은 점유 면적으로 실 현하는 것이 가능하다. 또한, MOS 트랜지스터 (60) 측에 PN 접합 다이오드를 설치하고, 지지 기판 (51A) 측에 세로 구조의 NP 접합 다이오드를 설치하더라도, 거의 같은 효과를 기대할 수 있다.
실시예 4
도 4 (1)∼(3) 는 본 발명의 실시예 4 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 모식적인 종단면도, 동일 도면 (2) 는 상면으로부터 본 평면도, 및 동일 도면 (3) 은 회로도이다. 이 도 4 에서는 실시예 1 을 나타낸 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 4 의 반도체 장치는, 예를 들어, 3 층 배선구조를 하고 있는데, 실시예 1 의 보호 소자 (예를 들어, PN 접합 다이오드) (71) 대신에, 회로와 관계 없는 더미 도전 패턴 (91∼97) 을 각 배선층에 설치하고, 이들의 더미 도전 패턴 (91∼97) 을 Via (81, 84, 87) 를 통해 지지 기판 (51) 에 접속하고 있는 점만이 다르다.
즉, 배선의 레이아웃을 할 때 미리 MOS 트랜지스터 (60) 에 접속되는 배선 패턴 (82, 85, 88) 의 총면적과 트랜지스터 게이트 면적의 비를 계산하고, 안테나비가 소정의 값을 초과한 경우에, 이 초과한 MOS 트랜지스터 (60) 가 형성되어 있는 Si 층 (53) 의 근방에 보호 소자 (예를 들어, NP 접합 다이오드) (72) 를 설치하고 있다. 이 위를 덮는 1 층째의 층간 절연막 (80) 중에는 복수의 Via (81) 가 형성되어 있다. 층간 절연막 (80) 상에는 배선부 (82a∼82c) 를 갖는 1 층째의 배선 패턴 (82) 이 형성되고, 또한, 빈 공간에 회로와 관계 없는 복수의 사각 도트형의 도전 패턴으로 이루어진 1 층째의 더미 도전 패턴 (91) 이 형성되어 있다.
배선 패턴 (82) 은 Via (81) 를 통해 MOS 트랜지스터 (60) 및 NP 접합 다이오드 (72) 에 접속되어 있다. 예를 들어, MOS 트랜지스터 (60) 의 게이트 전극 (64) 은 Via (81), 배선부 (82a), Via (81), NP 접합 다이오드 (72), Via (81), 배선부 (82b), 및, Via (81) 를 통해 지지 기판 (51) 에 접속되어 있다. Via (81) 와 지지 기판 (51) 은 직접 접속되거나, 또는 도시하지 않은 지지 기판 (51) 내의 컨택트 영역을 통해 접속되어 있다. 1 층째의 더미 도전 패턴 (91) 은 복수의 Via (81) 를 통해 지지 기판 (51) 에 접속되어 있다.
배선 패턴 (82) 및 더미 도전 패턴 (91) 은 2 층째의 층간 절연막 (83) 에 의해 덮이고, 이 층간 절연막 (83) 에 복수의 Via (84) 가 형성되어 있다. 층간 절연막 (83) 상에는 배선부 (85a, 85b) 를 갖는 2 층째의 배선 패턴 (85)이 형성되고, 또한, 빈 공간에 회로와는 관계없는 복수의 사각 도트형의 도전 패턴으로 이루어진 2 층째의 더미 도전 패턴 (92) 이 형성되어 있다. 2 층째의 배선 패턴 (85) 은 복수의 Via (84) 를 통해 1 층째의 배선 패턴 (82) 과 접속되고, 또한, 2 층째의 더미 도전 패턴 (92) 이 복수의 Via (84) 를 통해 1 층째의 더미 도전 패턴 (91) 에 접속되어 있다.
동일하게, 배선 패턴 (85) 및 더미 도전 패턴 (92) 은 3 층째의 층간 절연막 (86) 에 의해 덮이고, 이 층간 절연막 (86) 에 복수의 Via (87) 가 형성되어 있다. 층간 절연막 (86) 상에는 배선부 (88a∼88e) 를 갖는 3 층째의 배선 패턴 (88) 이 형성되고, 또한, 빈 공간에, 회로와는 관계없는 복수의 사각도트형의 도전 패턴으로 이루어진 3 층째의 더미 도전 패턴 (93∼97) 이 형성되어 있다. 3층째의 배선 패턴 (88) 은 복수의 Via (87) 를 통해 2 층째의 배선 패턴 (85) 에 접속되고, 또한, 3 층째의 더미 도전 패턴 (93∼97) 이, 복수의 Via (87) 를 통해 2 층째의 더미 도전 패턴 (92) 에 접속되어 있다.
본 실시예 4 에서는 회로와는 관계 없는 더미 도전 패턴 (91∼97) 을 각 배선층에 설치하고, 이 더미 도전 패턴 (91∼97) 을 각 층의 Via (81, 84, 87) 를 통해 지지 기판 (51) 에 접속하고 있기 때문에, 지지 기판 (51) 의 이면에서 NP 접합 다이오드 (72) 로 유입하는 전류를 줄일 수 있다. NP 접합 다이오드 1 개당 n 개의 더미 도전 패턴 (91, …) 을 설치하면, 지지 기판 (51) 의 이면의 전하가 분배된다. 예를 들어, 더미 도전 패턴 (91, …) 의 면적을 1 로 하고, NP 접합 다이오드 (72) 에 접속된 배선 면적을 k 배로 하면, 배선 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 k/n+k 로 감소하고, Via 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 1/n+1 로 감소한다.
이와 같이 복수의 더미 도전 패턴 (91, …) 을 지지 기판 (51) 까지 직렬로 접속함으로써, 각 배선층, 각 Via 층의 에칭 공정, 층간 절연막 CVD 공정의 플라즈마 차지나 ESC 척 (40) 등에 있어서의 지지 기판 (51) 의 이면 전하 유입의 영향을 저감할 수 있다.
더미 도전 패턴 (91, …) 의 알맞은 개수 n 은 사용하는 제조 장치나 제조 조건 등에 따라 다르지만, 본 발명자의 실험에서는 1mm2 당 1000 개 정도의 더미 도전 패턴 (91, …) 을 배치하고, 충분한 방지 효과를 얻을 수 있었다.
실시예 5
도 5 (1)∼(3) 은 본 발명의 실시예 5 를 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 모식적인 종단면도, 동일 도면 (2) 는 상면으로부터 본 평면도, 및 동일 도면 (3) 은 회로도이다. 이 도 5 에서는 실시예 4 를 나타낸 도 4 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 5 의 반도체 장치는 실시예 4 와 같이, 예를 들어, 3 층 배선 구조를 하고 있는데, 실시예 4 의 사각 도트형의 더미 도전 패턴 (93∼97) 대신에 복수의 평판형의 더미 도전 패턴 (91A∼95A) 을 각 배선층에 설치하고 있는 점만이 다르다. 또한, 도 5 (1) 에서는 복수의 평판형의 더미 도전 패턴 (91A∼95A) 이 각 층의 Via (81, 84, 87) 를 통해서 지지 기판 (51) 내의 N 형 컨택트 영역 (51b) 에 접속되어 있지만, 이 컨택트 영역 (51b) 은 생략해도 된다.
이러한 평판형의 더미 도전 패턴 (91A∼95A) 을 설치함으로써, NP 접합 다이오드 (72) 에 연결되는 배선 패턴 면적 S1 과 더미 도전 패턴면적 S2 의 비 k 와, Via 개수비 n 을 임의로 적정한 값으로 조정할 수 있다. 이것에 의해, 배선 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 S1/(S1+S2) 으로 감소하고, Via 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 1/n+1 로 감소한다.
실시예 6
도 6 (1)∼(3) 은 본 발명의 실시예 6 을 나타내는 SOI 기판을 사용한 반도체 장치의 개략 구성도이고, 동일 도면 (1) 은 상면에서 본 모식적인 주요부의 평면도, 동일 도면 (2) 는 동일 도면 (1) 의 I1-I2 선단면도, 및 동일 도면 (3) 은 회로도이다. 이 도 6 에서는 실시예 4 를 나타낸 도 4 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 6 의 반도체 장치는 실시예 4 와 같이, 예를 들어, 3 층 배선 구조를 하고 있는데, 실시예 4 의 사각 도트형의 더미 도전 패턴 (93∼97) 대신에 각 배선층에 있어서의 디바이스부 (100) 의 외주를 둘러싸도록 라인형의 더미 도전 패턴 (101∼103) 을 설치하고 있는 점만이 다르다. 각 배선층에 있어서의 라인형의 더미 도전 패턴 (101∼103) 은 각 층의 Via (81, 84, 87) (n 개) 를 통해서 지지 기판 (51) 에 접속되어 있다.
각 배선층에 있어서의 디바이스부 (100) 의 총면적을 S1 으로 하고, 각 배선층에 있어서의 더미 도전 패턴 (101∼103) 으로 이루어진 안테나 패턴 면적을 S2 로 하면, 실시예 5 와 같이, 배선 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 S1/(S1+S2) 로 감소하고, Via 에칭 공정에 있어서의 지지 기판 (51) 의 이면 전하에 의해 NP 접합 다이오드 (72) 로 흐르는 전류는 1/n+1 으로 감소한다.
이와 같이, 라인형의 더미 도전 패턴 (101∼103) 을 사용하더라도, 실시예 5 와 거의 같은 작용, 효과가 얻어진다. 특히, 라인형의 더미 도전 패턴 (101∼103) 에 의해 디바이스부 (100) 의 외주를 둘러싸는 것으로, 표면·이면 전하의 분포를 균일하게 하고, 더미 효과를 최대한으로 얻는 것이 가능해진다.
또한, 본 발명은 상기 실시예 1∼6 에 한정되지 않고, 반도체 소자는 MOS 트랜지스터 이외의 다른 트랜지스터 등이어도 되고, 또한, 반도체 장치의 배선층의 수, 단면 구조, 위에서 본 평면 구조, 구성 재료, 제조 방법 등에 대해, 도시 이외의 여러 가지의 변형이 가능하다.
청구항 1∼4 에 관한 발명에 의하면, 보호 회로를 설치했으므로, 플라즈마 프로세스에서, ESC 척 전압 등이 지지 기판의 이면으로 인가되어도, 이 인가 전압의 게이트 전극 방향으로의 유입 경로를 차단할 수 있고, 또한, 과대한 플라즈마 차지 전압이 배선 패턴 등에 인가되어도, 이 인가 전압을 지지 기판측으로 방출할 수 있다. 이에 의해, 지지 기판 이면에 인가된 전압과, 플라즈마 차지에 의한 전압의 쌍방의 효과에 의한 게이트 절연막 파괴를 적확(的確)하게 방지할 수 있다.
청구항 5, 6 에 관한 발명에 의하면, 더미 도전 패턴을 형성하였기 때문에, 플라즈마 프로세스에 있어서, 지지 기판 이면에서 보호 소자에 유입하는 전류를 감소할 수 있고, 게이트 절연막 파괴를 방지할 수 있다.

Claims (7)

  1. 삭제
  2. 지지 기판, 절연막 및 실리콘층의 순서로 적층 형성된 SOI 기판에 있어서의 상기 실리콘층에 형성된 확산층, 및 게이트 절연막 상에 형성된 게이트 전극을 갖는 반도체 소자,
    상기 실리콘층을 덮는 층간 절연막 상에 형성되어, 상기 층간 절연막을 관통하는 접속 구멍에 의해서 상기 반도체 소자의 상기 게이트 전극 또는 상기 확산층과 접속된 배선 패턴, 및
    상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 지지 기판 사이에 접속되며, 상기 실리콘층에 형성되어, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때에, 상기 전하를 상기 지지 기판측으로 방출 또는 차단하는 보호 회로를 포함하며,
    상기 보호 회로는, 상기 소정치에 대응하는 항복 전압치를 각각 갖는 PN 접합 다이오드 및 NP 접합 다이오드의 직렬 회로에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 지지 기판, 절연막 및 실리콘층의 순서로 적층 형성된 SOI 기판에 있어서의 상기 실리콘층에 형성된 확산층, 및 게이트 절연막 상에 형성된 게이트 전극을 갖는 반도체 소자,
    상기 실리콘층을 덮는 층간 절연막 상에 형성되어, 상기 층간 절연막을 관통하는 접속 구멍에 의해서 상기 반도체 소자의 상기 게이트 전극 또는 상기 확산층과 접속된 배선 패턴, 및
    상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 지지 기판 사이에 접속되며, 상기 실리콘층에 형성되어, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때에, 상기 전하를 상기 지지 기판측으로 방출 또는 차단하는 보호 회로를 포함하며,
    상기 보호 회로는, 상기 소정치에 대응하는 항복 전압치를 갖는 PNP 접합 소자 또는 NPN 접합 소자에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 PN 접합 다이오드, 및 상기 NP 접합 다이오드의 어느 일방의 다이오드는 상기 실리콘층 내에 형성되며,
    상기 어느 타방의 다이오드는,
    상기 지지 기판으로 이루어진 제 1 도전형의 반도체 기판과,
    상기 반도체 기판 내에 형성되고, 상기 제 1 도전형과는 다른 제 2 도전형의 불순물 확산층에 의해, 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 지지 기판, 절연막 및 실리콘층의 순서로 적층 형성된 SOI 기판에 있어서의 상기 실리콘층에 형성된 확산층, 및 게이트 절연막 상에 형성된 게이트 전극을 갖는 반도체 소자,
    상기 실리콘층을 덮는 층간 절연막 상에 형성되고, 상기 층간 절연막을 관통하는 제 1 접속 구멍에 의해 상기 반도체 소자의 상기 게이트 전극 또는 상기 확산층과 접속된 배선 패턴,
    상기 게이트 전극 또는 상기 확산층이 접속된 상기 배선 패턴과 상기 지지 기판 사이에 접속되며, 상기 실리콘층에 형성되어, 상기 배선 패턴을 형성하는 플라즈마 프로세스에서 상기 게이트 전극에 대해 발생하는 전하가 소정치를 초과하였을 때에, 상기 전하를 상기 지지 기판측으로 방출하는 보호 소자, 및
    상기 층간 절연막 상에 형성되고, 상기 층간 절연막을 관통하는 제 2 접속 구멍에 의해 상기 지지 기판과 접속된 더미 도전 패턴을 포함하며,
    상기 보호 소자는, 상기 소정치에 대응하는 항복 전압치를 각각 갖는 PN 접합 다이오드 및 NP 접합 다이오드의 직렬 회로에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 더미 도전 패턴은, 복수의 도트형 도전 패턴, 평판형 도전 패턴, 또는 라인형 도전 패턴 중의 어느 하나의 패턴에 의해, 또는 그 패턴의 조합에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 소자는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
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