KR101053667B1 - 반도체 장치 및 그의 제조방법 - Google Patents

반도체 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR101053667B1
KR101053667B1 KR1020090043652A KR20090043652A KR101053667B1 KR 101053667 B1 KR101053667 B1 KR 101053667B1 KR 1020090043652 A KR1020090043652 A KR 1020090043652A KR 20090043652 A KR20090043652 A KR 20090043652A KR 101053667 B1 KR101053667 B1 KR 101053667B1
Authority
KR
South Korea
Prior art keywords
junction region
dummy
wiring
substrate
gate electrode
Prior art date
Application number
KR1020090043652A
Other languages
English (en)
Other versions
KR20100124573A (ko
Inventor
김재환
류남규
유건
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090043652A priority Critical patent/KR101053667B1/ko
Publication of KR20100124573A publication Critical patent/KR20100124573A/ko
Application granted granted Critical
Publication of KR101053667B1 publication Critical patent/KR101053667B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 플라즈마에 의해 게이트 절연막이 손상되는 것을 방지하여 트랜지스터의 특성이 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 배선과, 게이트 전극이 상기 배선과 연결된 트랜지스터와, 상기 배선을 통해 상기 게이트 전극과 연결되고, 상기 배선에 대전된 플라즈마 이온의 방전경로를 기판으로 우회시켜 방전시키는 방전수단을 포함하는 반도체 장치를 제공한다.
반도체 장치, 플라즈마, PID, 배선, 게이트 절연막

Description

반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플라즈마에 기인하여 게이트 절연막이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화와 고속화에 따라 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 논의되어 왔다. 특히, 설계 측면에서 회로의 배치, 그리고 새로운 개념의 회로 설계를 통해 고집적화와 고속화를 구현하여 왔다.
고집적화를 구현하기 위해 반도체 장치의 디자인 룰(Design rule)이 점점 작아짐에 따라 웨이퍼에 형성되는 구조물들(패턴) 간의 간격은 계속해서 감소하게 되었고, 이로 인해 종횡비(aspect ratio)는 점점 증가하게 되었다. 이에 따라 기존에 반도체 장치를 제조하는 과정에서 발생되지 않았거나 고려되지 않았던 문제들이 나타나게 되었다.
그중 하나가 제조공정에서 플라즈마를 사용하는 공정(이하, 플라즈마 공정이라 함)을 들 수 있다. 플라즈마 공정은 다양한 재료층을 증착 또는 식각하는데 주로 사용되고 있다. 이때 사용되는 플라즈마에 의해 구조물들이 손상되어 소자의 특성을 저하시키는 원인이 되고 있다. 이러한 플라즈마에 의한 손상은 플라즈마로 형성되는 이온 및 초자외선 복사 등과 같은 많은 원인에 의해 영향을 받는 것으로 알려져 있다. 특히 이온에 의한 웨이퍼의 대전(charging)이 주된 원인으로 알려져 있다.
도 1은 종래기술에 따른 반도체 장치의 특정지역에서 플라즈마에 기인하여 트랜지스터의 게이트 절연막이 파괴되는 원리를 설명하기 위하여 도시한 개념도이다.
도 1을 참조하면, 일반적으로 플라즈마(124)를 이용하여 높은 종횡비를 갖는 구조물(123)을 식각할 때 플라즈마 주위에 얇은 층의 발광하지 않는 영역이 존재하며, 마치 플라즈마를 감싸고 있는 것처럼 보이는데 이 영역을 쉬쓰(sheath)라 한다. 쉬쓰는 플라즈마(124)와 기판(100)이 접하는 주변에 형성된다. 쉬쓰는 플라즈마(124)와 기판(100) 간의 경계영역, 즉 플라즈마(124)와 기판(100)을 분리하는 영역이다.
기판(100)이 로딩되기 전에 챔버 내부에 존재하는 플라즈마(124)는 전자와 이온의 수가 거의 같은 전기적 중성을 띠나 고립된 기판(100)이 플라즈마(124) 내에 놓이면 기판(100)에는 음전하(-)가 축적된다. 이와 같이, 기판(100)이 음전하로 전하축적이 되게 되면 기판(100)은 입사하는 전자를 밀어내게 되고, 이온은 끌어당 기게 된다. 이에 따라, 식각공정시 쉬쓰에서 전자는 감속하고, 이온은 가속하게 된다.
도 1에서와 같이, 구조물(123)이 도전체로 이루어진 금속배선에 대한 플라즈마 식각공정시 전자는 구조물(123) 중 비전도성 마스크층(121)에 포획되고, 양이온(+)은 식각되는 금속배선(122)에 축적된다. 이에 따라, 비아콘택(또는, 콘택 플러그)(118)을 통해 게이트 전극(108)의 게이트 도전막(106)을 경유하여 게이트 절연막(104)으로 이어지는 플라즈마 방전경로(Ip)가 형성되어 게이트 절연막(104)이 손상된다.
도 2는 종래기술에 따른 반도체 장치에서 실질적으로 금속배선에서 트랜지스터의 게이트 절연막으로 이어지는 플라즈마 방전경로를 설명하기 위하여 도시한 단면도이다.
도 2를 참조하면, 종래기술에 따른 반도체 장치에서는 주변회로 영역에 다양한 목적으로 복수 개의 트랜지스터가 형성되고, 이들 중 일부는 게이트 전극(108)이 그 상부에 형성된 복수 개의 비아콘택(VO~V2)을 통해 금속배선들(M0~M2)과 연결된다. 금속배선들(M0~M2)을 형성하기 위한 배선공정시 실시되는 플라즈마 식각공정에 의해 플라즈마 이온들이 금속배선들(M0~M2)에 대전되고, 이렇게 대전된 플라즈마 이온들은 비아콘택들(V0~V2)을 통해 게이트 전극(108)으로 유입된다. 이에 따라, 금속배선들(M0~M2)과 게이트 절연막(104) 간에 플라즈마 방전경로(Ip)가 형성된다.
전술한 바와 같이, 도 2에 도시된 종래기술에 따른 반도체 장치에서는 금속 배선들(M0~M2)에 대전된 플라즈마 이온들이 기판(100)으로 빠져나가지 못하고, 비아콘택(V0~V2)을 통해 게이트 전극(108)으로 유입되어 게이트 도전막(106)과 기판(100) 간의 전압차를 유발시켜 게이트 절연막(104)을 손상시키는 문제가 발생된다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 플라즈마에 의해 게이트 절연막이 손상되는 것을 방지하여 트랜지스터의 특성이 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 배선과, 게이트 전극이 상기 배선과 연결된 트랜지스터와, 상기 배선을 통해 상기 게이트 전극과 연결되고, 상기 배선에 대전된 플라즈마 이온의 방전경로를 기판으로 우회시켜 방전시키는 방전수단을 포함하는 반도체 장치를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 배선과, 기판 내에 형성된 제1 도전형의 웰과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 웰 내에 형성된 제2 도전형의 접합영역과, 상기 게이트 전극과 상기 배선을 연결하는 비아콘택과, 상기 웰 내에 형성된 제2 도전형의 더미 접합영역과, 상기 배선과 상기 더미 접합영역을 연결하는 더미 비아콘택을 포함하는 반도체 장치를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 배선과, 제1 도전형의 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출 되는 상기 기판의 활성영역 내에 형성된 제2 도전형의 접합영역과, 상기 게이트 전극과 상기 배선을 연결하는 비아콘택과, 상기 활성영역 내에 형성된 제2 도전형의 더미 접합영역과, 상기 배선과 상기 더미 접합영역을 연결하는 더미 비아콘택을 포함하는 반도체 장치를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 기판 내에 제1 도전형의 웰을 형성하는 단계와, 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 웰 내에 서로 이격되도록 제2 도전형의 접합영역과 더미 접합영역을 형성하는 단계와, 상기 더미 접합영역을 포함하는 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 관통하여 상기 접합영역 및 상기 더미 접합영역과 각각 연결되도록 상기 층간 절연막 내에 비아콘택과 더미 비아콘택을 각각 형성하는 단계와, 상기 비아콘택 및 상기 더미 비아콘택과 연결되도록 상기 층간 절연막 상에 배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 제1 도전형의 기판 상에 게이트 전극을 형성하는 단계와, 상기 기판의 활성영역 내에 서로 이격되도록 제2 도전형의 접합영역 및 더미 접합영역을 형성하는 단계와, 상기 더미 접합영역을 포함하는 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 관통하여 상기 접합영역 및 상기 더미 접합영역과 각각 연결되도록 상기 층간 절연막 내에 비아콘택과 더미 비아콘택을 각각 형성하는 단계와, 상기 비아콘택 및 상기 더미 비아콘택과 연결되도록 상기 층간 절연막 상에 배선을 형성 하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 배선공정에 포함된 플라즈마 공정시 배선들에 대전된 플라즈마 이온의 방전경로를 방전수단을 통해 기판으로 우회시켜 방전시킴으로써 게이트 전극으로 유입되는 플라즈마 이온에 의해 게이트 절연막이 손상되는 것을 원천적으로 방지하여 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면에 있어서, 층(막, 영역, 배선)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어 도시되었으며, 층이 다른 층 또는 기판(활성영역) '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타낸다.
실시예
명세서 내에서 설명되는 본 발명의 실시예에 따른 반도체 장치는 비메모리 장치이거나 메모리 장치일 수 있으며, 메모리 장치인 경우 메모리 셀을 구동시키기 위한 구동회로가 배치되는 주변회로 영역을 포함한다. 주변회로 영역에는 다양한 회로를 구성하기 위해 복수 개의 트랜지스터가 형성되어 있으며, 이들 중 일부의 트랜지스터의 게이트 전극은 비아콘택들을 통해 서로 연결된 배선들 중 최하부 배선과 연결된다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위하여 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 배선들(M0~M2)과, 게이트 전극(208)이 배선들(M0~M2) 중 최하부 배선(M0)과 연결된 트랜지스터를 포함한다. 또한, 본 발명의 실시예에 따른 반도체 장치는 배선(M0)을 통해 게이트 전극(208)과 연결되고, 배선공정에 포함된 플라즈마 공정시 배선들(M0~M2)에 대전된 플라즈마 이온의 방전경로를 기판(200)으로 우회시켜 방전시키는 방전수단(217)을 포함한다.
방전수단(217)은 다이오드와, 다이오드의 캐소드와 배선(M0)을 연결하는 연결부를 포함한다. 연결부는 더미 비아콘택(Vd)으로 이루어진다. 다이오드는 PN 접합 다이오드로서 기판(200) 내에 형성된다. 다이오드는 애노드로 기능하는 웰(201)과, 캐소드로 기능하는 더미 접합영역(213)을 포함한다. 웰(201)은 제1 도전형(p형)으로 형성되고, 더미 접합영역(213)은 제2 도전형(n형)으로 웰(201) 내에 형성된다.
다이오드의 캐소드, 즉 더미 접합영역(213)은 최하부층에 배치된 최하부 배 선(M0)과 연결된다. 이에 따라, 배선(M0)을 통해 플라즈마 이온들이 유입되면 순방향 다이오드로 동작하여 플라즈마 이온들을 선택적으로 기판(200)으로 방전시킬 수 있다.
트랜지스터는 기판(200) 상에 형성된 게이트 전극(208)과, 게이트 전극(208)의 양측으로 노출되는 웰(201) 내에 형성된 제2 도전형의 접합영역(214, 216)을 포함한다. 접합영역(214, 216)은 각각 소오스 및 드레인 영역에 해당한다. 접합영역(214, 216)은 더미 접합영역(213)과 동일 도전형으로, 동일 도핑농도로 형성된다. 또한, 접합영역(214, 216)은 도시되진 않았지만 LDD(Lightly Doped Drain) 영역을 포함할 수 있다. 게이트 전극(208)은 게이트 절연막(204)과 게이트 도전막(206)의 적층구조로 이루어진다. 또한, 게이트 전극(208)은 비아콘택(V0)을 통해 배선(M0)과 연결된다. 또한, 게이트 전극(208)의 양측벽에는 스페이서(210)가 형성될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 다른 예를 설명하기 위하여 도시한 단면도이다.
도 4를 참조하면, 최하부 배선 'M0'은 전기적으로 분리되고, 그 상부 배선 'M1'을 통해 게이트 전극(208)이 상호 연결된 트랜지스터를 포함하는 반도체 장치에 있어서, 이들 중 어느 하나의 트랜지스터의 게이트 전극(208)과 연결된 배선(M0)은 방전수단(217)을 통해 기판(200) 또는 기판(200)의 활성영역(웰)과 연결된다.
종래기술에서는 배선공정시 배선들(M0~M2)에 대전된 플라즈마 이온들의 방전 경로가 'M2→V2→M1→V1→M0→V0'로 이루어져 게이트 도전막과 기판 간의 전압차에 의해 게이트 절연막이 손상되나, 본 발명에서는 방전수단(217)에 의해 방전경로가 'M2→V2→M1→V1→M0→Vd'로 이루어져 플라즈마 이온들이 기판(200)으로 방전되기 때문에 종래기술에서와 같이 게이트 절연막이 손상되는 문제를 원천적으로 방지할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조방법에 대해 설명하기로 한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 제1 도전형의 기판(200)을 준비한다. 기판(200)은 반도체 기판으로서 가격이 비교적 저렴한 벌크기판을 사용하거나, 벌크기판에 비해 상대적으로 고가지만 전기적 특성이 우수한 SOI(Silicon On Insulator) 기판을 사용할 수도 있다.
기판(200) 내에 제1 도전형의 웰(201)을 형성한 후 STI(Shallow Trench Isolation) 공정 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 소자 분리막(202)을 형성한다. 바람직하게, 소자 분리막(202)은 STI 공정으로 형성한다. STI 공정을 적용하는 경우 소자 분리막(202)은 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성한다. 소자 분리막(202)에 의해 기판(200) 내에 활성영역이 정의된다. 즉, 활성영역은 소자 분리막(202)이 형성되지 않은 영역을 의미한다.
도 5b에 도시된 바와 같이, 소자 분리막(202)을 형성한 후, 기판(200) 상에 게이트 전극(208)을 형성한다. 이때, 게이트 전극(208)은 게이트 절연막(204)과 게이트 도전막(206)이 적층된 적층 구조로 형성한다. 게이트 절연막(204)은 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다. 또한, 고유전율을 갖는 금속 산화물 또는 이들이 나미네이트 구조로 적층된 적층막 또는 이들이 혼합된 혼합막으로 형성할 수도 있다. 이때, 금속 산화물로는 유전율이 9이상인 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2) 등을 사용할 수 있다. 또한, 게이트 도전막(206)은 불순물 이온(P, As, B 등)이 도핑된 다결정실리콘막 또는 금속막으로 형성할 수 있다.
도 5c에 도시된 바와 같이, 게이트 전극(208)을 형성한 후, 게이트 전극(208)의 양측벽에 스페이서(210)를 형성한다. 이때, 스페이서(210)는 게이트 전극(208)을 보호하는 보호막으로서, 산화막, 질화막 또는 이들의 적층막으로 형성할 수 있다.
스페이서(210)를 형성한 후, 이온주입공정을 실시하여 스페이서(210)의 양측으로 노출되는 웰(201) 내에 일정 깊이를 갖는 제2 도전형의 접합영역(214, 216)을 형성하는 동시에 소자 분리막(202)에 의해 이격된 웰(201) 내에 제2 도전형의 더미 접합영역(213)을 형성한다. 더미 접합영역(213)과 접합영역(214, 216)은 동일 도핑농도로 형성한다. 또한, 접합영역(214, 216)은 LDD 영역과 할로(halo) 영역을 포함할 수 있다.
도 5d에 도시된 바와 같이, 게이트 전극(208)을 포함하는 기판(200) 상에 층간절연막(Inter Layer Dielectric)(218)을 형성한다. 이때, 층간절연막(218)은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), FSG(Fluorinated Silicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate)로 형성한다.
층간절연막(218)을 형성한 후, 식각공정을 실시하여 층간절연막(218) 내부에 콘택홀(미도시)을 형성한다. 이때, 콘택홀은 게이트 전극(208)과 더미 접합영역(213)이 노출되도록 형성한다.
콘택홀을 형성한 후, 콘택홀이 매립되도록 비아콘택(V0)과 더미 비아콘택(Vd)을 형성한다. 이때, 비아콘택(V0)과 더미 비아콘택(Vd)은 제조공정의 단순화를 위해 한번의 마스크 공정으로 동시에 형성하는 것이 바람직하다. 비아콘택(V0)과 더미 비아콘택(Vd)은 불순물 이온이 도핑된 다결정실리콘막 또는 금속물질로 형성할 수 있다.
비아콘택(V0)과 더미 비아콘택(Vd)을 형성한 후, 층간절연막(218) 상에 금속물질을 이용하여 배선(MO)을 형성한다. 배선(M0)은 비아콘택(V0)과 더미 비아콘택(Vd)과 각각 수직 연결된다. 배선(M0)은 도전성을 갖는 도전재료로 형성한다. 도전재료로는 은(Ag), 금(Au), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu)로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물재료를 사용할 수 있다.
배선(M0)을 형성한 후, 배선(M0)을 포함하는 기판(200) 상에 제1 금속간절연막(Inter Metal Dielectric)(220)을 형성한다. 이때, 제1 금속간 절연막(220)은 층간절연막(218)으로 사용되는 물질들 중 선택된 어느 하나의 물질로 형성할 수 있다.
제1 금속간 절연막(220)을 형성한 후, 식각하여 그 내부에 배선(M0)이 노출되는 콘택홀(미도시)을 형성한 다음, 콘택홀이 매립되도록 비아콘택(V1)을 형성한다.
비아콘택(V1)을 형성한 후, 제1 금속간 절연막(220) 상에 비아콘택(V1)과 수직 연결되는 배선(M1)을 형성한다. 이때, 배선(M1)은 배선(M0)과 동일 물질로 형성한다.
배선(M1)을 형성한 후, 배선(M1)을 포함하는 기판(200) 상에 제2 금속간절연막(222)을 형성한다. 이때, 제2 금속간 절연막(222)은 제1 금속간 절연막(220)과 동일 물질로 형성한다.
제2 금속간 절연막(222)을 식각하여 콘택홀(미도시)을 형성한 후, 콘택홀 내부에 비아콘택(V2)을 형성한 다음, 제2 금속간 절연막(222) 상에 비아콘택(V2)과 수직 연결되는 배선(M2)을 형성한다. 이때, 배선(M2)은 배선(M1)과 동일 물질로 형성한다.
도 5d에서, 배선들(M0, M1, M2)은 잘 알려진 바와 같이 금속배선공정으로 실시하며, 이때 금속배선공정은 플라즈마 장비를 이용하여 실시한다. 금속배선 공정은 증착공정과 식각공정을 포함하며, 증착공정은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 진행하고, 식각공정은 플라즈마 식각공정으로 진행한다.
도 6 및 도 7는 도 3에 도시된 방전수단(217)의 배치구조를 설명하기 위하여 도시한 반도체 장치의 평면도이다. 도 6은 방전수단(217)이 배치될 여유 공간이 존재하는 경우를 도시한 평면도이고, 도 7은 여유공간이 존재하지 않는 경우를 도시한 평면도이다.
도 6에 도시된 바와 같이, 반도체 장치의 배치구조에 있어서, 복수 개의 트랜지스터(215) 사이에 여유공간이 존재하는 경우 여유공간에 더미 접합영역(213)을 형성하여 방전수단(217)을 구현할 수 있다. 이 배치구조에서는 여유공간이 존재하기 때문에 방전수단(217)을 구현하는데 아무런 제약을 받지 않는다. 이에 따라, 더미 접합영역(213)은 다양한 구조로 형성할 수 있다. 예컨대, 동도면에 도시된 바와 같이, 더미 접합영역(213)은 장방형 구조로 더미 비아콘택(Vd)을 통해 배선(M0)과 연결된다.
이에 반해, 도 7에 도시된 바와 같이 반도체 장치의 배치구조에 있어서, 복수 개의 트랜지스터(215) 사이에 방전수단(217)이 형성될 여유공간이 존재하지 않는 경우가 있을 수 있다. 이 경우에는 비트라인과 같은 배선들이 연장되는 부분과 중첩되는 공간에 더미 접합영역(213)을 형성하여 방전수단(217)을 구현할 수도 있다.
예를 들어, 반도체 장치 중, 휘발성 메모리 장치인 DRAM 장치에서는 주변회로 영역으로 비트라인이 연장되는 부분이 존재한다. 비트라인은 메모리 셀의 드레 인과 연결되며 데이터를 메모리 셀로 공급하기 위하여 셀 영역에서 주변회로 영역까지 연장된다. 이때, 비트라인은 주변회로 영역에서 복수 개의 트랜지스터(215) 사이에 배치되는데, 이렇게 배치된 비트라인과 중첩되는 기판 내에 더미 접합영역(213)을 형성하여 방전수단(217)을 구현할 수 있다. 비트라인은 배선(M0) 중 하나이다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 특정지역에서 플라즈마에 의해 트랜지스터의 게이트 절연막이 파괴되는 원리를 설명하기 위하여 도시한 개념도.
도 2는 종래기술에 따른 반도체 장치에서 플라즈마 전류경로를 설명하기 위하여 도시한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위하여 도시한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 다른 예를 설명하기 위하여 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 도시한 공정 단면도.
도 6 및 도 7은 도 3에 도시된 방전수단의 배치구조를 설명하기 위하여 도시한 반도체 장치의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 101, 201 : 웰
102, 202 : 소자 분리막 104, 204 : 게이트 절연막
106, 206 : 게이트 도전막 108, 208 : 게이트 전극
110, 210 : 스페이서 114, 214 : 접합영역(소오스 영역)
116, 216 : 접합영역(드레인 영역) 118 : 비아콘택
121 : 마스크층 122 : 금속배선
123 : 구조물 124 : 플라즈마
V0~V2 : 비아콘택 M0~M2 : 배선
213 : 더미 접합영역 217 : 방전수단
Vd : 더미 비아콘택 215 : 트랜지스터
212 : 픽-업(pick-up)영역

Claims (16)

  1. 배선;
    게이트 전극이 상기 배선과 연결된 트랜지스터; 및
    상기 배선을 통해 상기 게이트 전극과 연결되고, 상기 배선에 대전된 플라즈마 이온의 방전경로를 기판으로 우회시켜 방전시키는 방전수단
    을 포함하는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 방전수단은,
    다이오드 및
    상기 다이오드와 상기 배선을 연결하는 연결부
    를 포함하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 다이오드는 PN 접합 다이오드인 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    상기 연결부는 상기 다이오드의 캐소드와 연결된 반도체 장치.
  5. 배선;
    기판 내에 형성된 제1 도전형의 웰;
    상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측으로 노출되는 상기 웰 내에 형성된 제2 도전형의 접합영역;
    상기 게이트 전극과 상기 배선을 연결하는 비아콘택;
    상기 웰 내에 형성된 제2 도전형의 더미 접합영역; 및
    상기 배선과 상기 더미 접합영역을 연결하는 더미 비아콘택
    을 포함하는 반도체 장치.
  6. 배선;
    제1 도전형의 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측으로 노출되는 상기 기판의 활성영역 내에 형성된 제2 도전형의 접합영역;
    상기 게이트 전극과 상기 배선을 연결하는 비아콘택;
    상기 활성영역 내에 형성된 제2 도전형의 더미 접합영역; 및
    상기 배선과 상기 더미 접합영역을 연결하는 더미 비아콘택
    을 포함하는 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항 또는 제 6 항에 있어서,
    상기 접합영역과 상기 더미 접합영역 사이에 형성된 소자 분리막을 더 포함하는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항 또는 제 6 항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항 또는 제 6 항에 있어서,
    상기 더미 접합영역은 상기 게이트 전극과 나란한 방향으로 형성된 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항 또는 제 6 항에 있어서,
  11. 기판 내에 제1 도전형의 웰을 형성하는 단계;
    상기 기판 상에 게이트 전극을 형성하는 단계;
    상기 웰 내에 서로 이격되도록 제2 도전형의 접합영역과 더미 접합영역을 형성하는 단계;
    상기 더미 접합영역을 포함하는 상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 접합영역 및 상기 더미 접합영역과 각각 연결되도록 상기 층간 절연막 내에 비아콘택과 더미 비아콘택을 각각 형성하는 단계; 및
    상기 비아콘택 및 상기 더미 비아콘택과 연결되도록 상기 층간 절연막 상에 배선을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  12. 제1 도전형의 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판의 활성영역 내에 서로 이격되도록 제2 도전형의 접합영역 및 더미 접합영역을 형성하는 단계;
    상기 더미 접합영역을 포함하는 상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 접합영역 및 상기 더미 접합영역과 각각 연결되도록 상기 층간 절연막 내에 비아콘택과 더미 비아콘택을 각각 형성하는 단계; 및
    상기 비아콘택 및 상기 더미 비아콘택과 연결되도록 상기 층간 절연막 상에 배선을 형성하는 단계
    를 포함하는 반도체 장치의 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 게이트 전극을 형성하는 단계 전,
    상기 기판 내에 상기 접합영역과 상기 더미 접합영역을 분리시키는 소자 분리막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체 장치의 제조방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 더미 접합영역은 상기 게이트 전극과 나란한 방향으로 형성하는 반도체 장치의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 더미 접합영역은 상기 접합영역과 나란한 방향으로 형성하는 반도체 장치의 제조방법.
KR1020090043652A 2009-05-19 2009-05-19 반도체 장치 및 그의 제조방법 KR101053667B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090043652A KR101053667B1 (ko) 2009-05-19 2009-05-19 반도체 장치 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090043652A KR101053667B1 (ko) 2009-05-19 2009-05-19 반도체 장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20100124573A KR20100124573A (ko) 2010-11-29
KR101053667B1 true KR101053667B1 (ko) 2011-08-02

Family

ID=43408759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090043652A KR101053667B1 (ko) 2009-05-19 2009-05-19 반도체 장치 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR101053667B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005213A (ja) 2004-06-18 2006-01-05 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006140184A (ja) 2004-11-10 2006-06-01 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006344773A (ja) * 2005-06-09 2006-12-21 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005213A (ja) 2004-06-18 2006-01-05 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006140184A (ja) 2004-11-10 2006-06-01 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006344773A (ja) * 2005-06-09 2006-12-21 Seiko Epson Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20100124573A (ko) 2010-11-29

Similar Documents

Publication Publication Date Title
US10163894B2 (en) FinFET-based ESD devices and methods for forming the same
US9911730B2 (en) Transient voltage suppressor and manufacture method thereof
US6815771B2 (en) Silicon on insulator device and layout method of the same
US8421128B2 (en) Semiconductor device heat dissipation structure
US7932602B2 (en) Metal sealed wafer level CSP
JP4996166B2 (ja) 半導体装置及び半導体装置の製造方法
KR20140008864A (ko) 반도체 소자 및 그 제조 방법
US12009346B2 (en) Semiconductor device and method of fabricating the same
US12033919B2 (en) Backside or frontside through substrate via (TSV) landing on metal
US6346475B1 (en) Method of manufacturing semiconductor integrated circuit
KR20140028792A (ko) 반도체 소자 및 그 제조 방법
JP2007103809A (ja) 半導体装置及び半導体装置の製造方法
US9576881B2 (en) Semiconductor device
JP2007294765A (ja) 半導体装置
CN116613124A (zh) 晶片结构与半导体器件
JP2006344773A (ja) 半導体装置及びその製造方法
KR101053667B1 (ko) 반도체 장치 및 그의 제조방법
EP0110656B1 (en) Semiconductor device and method of manufacturing the same
US20030006412A1 (en) Semiconductor device, semiconductor test structure and method for fabricating a semiconductor device
KR100575613B1 (ko) 반도체장치의 게이트산화막 손상방지방법
KR20100103992A (ko) 반도체 장치
JP7242210B2 (ja) 半導体装置
US20240274598A1 (en) Integrated circuit device and method for manufacturing the same
JP3254549B2 (ja) 半導体装置及びその製造方法
US6969902B2 (en) Integrated circuit having antenna proximity lines coupled to the semiconductor substrate contacts

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee