KR20140028792A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 관통전극(TSV;Through Substrate Via) 공정 시, 반도체 기판의 실리콘(Si)과 범프(bump)와의 쇼트(short)를 방지할 수 있는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는, 일면에 회로 패턴을 포함하는 반도체 기판을 관통하는 관통전극; 상기 반도체 기판의 일면에 대향하는 타면에 형성되는 제 1 이온주입층; 및 상기 관통전극과 접속되는 범프(bump)를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 관통전극(TSV;Through Silicon Via) 공정 시, 반도체 기판의 실리콘(Si)과 범프(bump)와의 쇼트(short)를 방지할 수 있는 기술에 관한 것이다.
반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.
여기서, 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 잇점이 있는 반면에 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서 각 칩의 본딩 패드와 기판의 전도성 회로 패턴 간에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라 와이어 본딩을 위한 공간이 필요하고 또한 와이어가 연결되는 기판의 회로 패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여 스택 패키지의 한 예로 관통 전극을 이용한 구조가 제안되었는 바 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한다.
이러한 관통전극의 형성을 위해, 종래에는 반도체 기판 내에 수직홀을 형성하여 관통 전극을 형성한 후 반도체 기판 후면을 백그라인딩(back grinding)하여 관통 전극을 노출시킨다.
이어서, 반도체 기판을 쏘잉(sawing)하여 개별 칩으로 분리시킨 후, 기판상에 적어도 둘 이상의 칩을 관통 전극의 전도성 금속을 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.
여기서, 상기 관통 전극과 연결된 금속 배선 및 범프 형성 시 범프가 미스얼라인되어 범프가 인접한 실리콘에 맞닿을 때 쇼트가 발생하는 문제점이 있다.
본 발명에서는 관통전극 공정 시, 반도체 기판에 N/P 정션을 형성하여 역방향 바이어스가 걸리도록 함으로써, 후속 공정에서 범프 형성 공정 시 반도체 기판의 실리콘과 범프와의 쇼트를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 일면에 회로 패턴을 포함하는 반도체 기판을 관통하는 관통전극; 상기 반도체 기판의 일면에 대향하는 타면에 형성되는 제 1 이온주입층; 및 상기 관통전극과 접속되는 범프(bump)를 포함한다.
바람직하게는, 상기 제 1 이온주입층은 상기 반도체 기판과 다른 타입의 불순물을 주입한 것을 특징으로 포함한다.
바람직하게는, 상기 제 1 이온주입층은 N 타입이고 상기 반도체 기판은 P 타입인 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판에 양(+)의 백바이어스 전압(VBB) 전압이 인가되는 것을 특징으로 한다.
바람직하게는, 상기 범프는 상기 관통전극 직경보다 크기가 확장되어 형성된 것을 특징으로 한다.
바람직하게는, 상기 제 1 이온주입층 상부에 상기 제 1 이온주입층의 타입과 다른 타입의 불순물이 주입된 제 2 이온주입층을 더 포함한다.
바람직하게는, 상기 제 1 이온주입층은 N 타입이고 상기 제 2 이온주입층은 P 타입이며 상기 반도체 기판은 P 타입인 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판에 음(-)의 백바이어스 전압(VBB)가 인가되는 것을 특징으로 한다.
바람직하게는, 상기 범프는 상기 제 2 이온주입층 상부에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 이온주입층 상부에 형성되는 절연막을 더 포함한다.
본 발명에 따른 반도체 소자 방법은 반도체 기판 내에 관통전극을 형성하는 단계; 상기 관통전극 양측벽의 반도체 기판 상부에 제 1 타입 불순물을 주입하여 제 1 이온주입층을 형성하는 단계; 및 상기 관통전극과 접속되도록 상기 관통전극 상부에 범프를 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 타입 불순물은 N 타입 불순물이고 상기 반도체 기판은 P 타입인 것을 특징으로 한다.
바람직하게는, 상기 범프를 형성하는 단계는, 상기 범프가 상기 제 1 이온주입층에 접속되도록 형성하는 것을 특징으로 한다.
바람직하게는, 상기 범프를 형성하는 단계 전에, 상기 제 1 이온주입층 상부에 제 2 타입 불순물을 주입하여 제 2 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 범프를 형성하는 단계 전에, 상기 제 1 이온주입층 상부에 제 2 타입 불순물로 형성된 제 2 이온주입층을 증착하여 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 범프를 형성하는 단계 전에, 상기 제 1 이온주입층 상부에 제 2 타입 불순물로 형성된 제 2 이온주입층을 부착하여 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 이온주입층을 형성하는 단계 후에, 상기 제 2 이온주입층 상부에 상기 관통전극이 노출되도록 절연막을 패터닝하여 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 타입 불순물은 P 타입이고, 상기 제 1 타입 불순물은 N 타입이며, 상기 반도체 기판은 P 타입인 것을 특징으로 한다.
바람직하게는, 상기 범프를 형성하는 단계 전에, 상기 제 1 이온주입층 상부에 상기 관통전극이 노출되도록 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 아래와 같은 효과가 있다.
첫째, 본 발명은 범프 형성 공정 시 미스얼라인(misalign)이 발생하더라도, 반도체 기판에 N/P 정션을 형성하여 역방향 바이어스가 걸리도록 함으로써, 반도체 기판의 실리콘과 범프와의 쇼트를 방지할 수 있는 효과가 있다.
둘째, 본 발명은 반도체 기판의 실리콘과 범프와의 쇼트에 의한 관통전극의 구리이온 마이그레이션을 방지하여 반도체 수율을 향상시키는 효과가 있다.
셋째, 본 발명은 관통전극 형성 시 볼을 접속하기 위한 범프 사이즈를 크게 형성할 수 있어, 볼과 범프의 접속 마진을 크게 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도,
도 2a 내지 도 2k는 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 단면도,
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 단면도,
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 도 1 내지 도 4e를 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 반도체 소자는 관통전극(109)과 관통전극(109)의 측벽에 형성되어 구리 마이그레이션(CU migration)을 방지하는 산화막(105)을 포함하는 P 타입의 반도체 기판(101) 상부에 N 타입 이온주입영역(113)을 형성한다. 그리고, 제 1 실시예의 반도체 소자는 N 타입 이온주입영역(113)의 상부에 절연막(117)을 형성하고 절연막(117) 사이에 관통전극(109)과 접속되는 범프(119)를 형성하며 범프(119)의 상부에 전기적 연결을 위한 볼(121)을 형성한 구조를 가진다. 또한, 본 발명의 반도체 소자는 반도체 기판(101) 하부에 반도체 금속배선(M1, M2)를 포함하는 층간절연막(111)이 형성된 구조를 가진다.
이때, 도 1에서와 같이 범프(119)가 미스얼라인 되어 범프(119)와 N 타입 이온주입영역(113)이 접속되는 경우(A), P 타입의 반도체 기판(101)과 N 타입 이온주입영역(113)이 PN 정션(PN junction)을 형성함으로써 P 타입의 반도체 기판(101)에서 N 타입 이온주입영역(113)으로 전류가 흐르게 된다. 즉, N 타입 이온주입영역(113)에서 P 타입의 반도체 기판(101)으로 전류가 흐르지 않게 되므로, 범프(119)와 반도체 기판(101) 간의 쇼트를 방지할 수 있다.
상기와 같은 PN 정션의 바이어스(Bias) 동작을 구체적으로 설명하면 아래와 같다.
PN 정션은 정공(Hole)이 많은 P 타입 이온주입영역과 전자(carrier)가 많은 N 타입 이온주입영역이 접속되어 있는 상태를 의미한다. 이때, P 타입 이온주입영역에 양(+)의 전압이 인가되고 N 타입 이온주입영역에 음(-)의 전압이 인가되면 순방향 바이어스가 걸리게 되어 정공과 전자의 움직임이 활발해지는 확산(diffusion) 현상이 발생하여 P 타입 이온주입영역의 정공이 N 타입 이온주입영역으로 이동하게 되고 N 타입 이온주입영역의 전자가 P 타입 이온주입영역으로 넘어가게 된다. 이에, 전위장벽인 공핍층(depletion layer)이 축소되므로 전자의 이동방향과 반대인 P 타입 이온주입영역에서 N 타입 이온주입영역으로 전류가 흐르게 된다.
본 발명에서는 P 타입의 반도체 기판(101) 상부에 N 타입 이온주입영역(113)을 형성함으로써, 반도체 기판(101)에 양(+)의 백바이어스 전압(VBB) 전압을 인가하는 경우 P 타입의 반도체 기판(101)에서 N 타입 이온주입영역(113) 방향으로 전류가 흐르게 된다.
이에, 범프(119)가 미스얼라인되어 범프(119)가 N 타입 이온주입영역(113)에 접속되더라도 PN 정션에 의해 P 타입의 반도체 기판(101)에서 N 타입 이온주입영역(113)으로만 전류가 흐르게 되고, N 타입 이온주입영역(113)에서 P 타입의 반도체 기판(101)으로 전류가 흐르지 않게 되므로, 역방향 바이어스(Bias)가 걸리가 되어 범프(119)에서 흘러나온 누설전류(leakage current)가 N 타입 이온주입영역(113)을 통해 반도체 기판(101)으로 흐르지 않게 되므로, 사실상 범프(119)와 반도체 기판(101)의 쇼트를 방지할 수 있게 된다.
이하, 도 2a 내지 도 2k를 참조하여 본 발명의 제 1 실시예에 따른 반도체 소자의 공정 방법을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 트랜지스터(미도시)가 구비된 반도체 기판(101)을 식각하여 수직홀(103)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(101) 상부 및 수직홀(103) 내의 단차를 따라 소정 두께의 산화막(105)을 형성한다.
그 후, 도 2c에 도시된 바와 같이, 산화막(105)을 평탄화하여 반도체 기판(101) 상부를 노출시키고, 산화막(105)이 수직홀(103) 바닥 및 측벽에만 존재하도록 한다. 이때, 평탄화는 화학 기계적 연마(CMP:chemical mechanical polishing) 또는 식각공정을 수행하는 것이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 수직홀(103) 내에 금속 시드(seed)를 증착하여 수직홀(103) 내부 및 반도체 기판(101) 상부에 금속 시드를 이용하여 도전물질(107)을 증착한다. 이때, 금속 시드는 구리(Cu)를 포함하며, 금속 시드의 증착은 스퍼터링(sputtering) 방법을 사용하여 수행할 수 있고, 도전물질(107)의 증착은 전기도금(electroplating) 방법을 사용하여 수행할 수 있다.
그 후, 도 2e에 도시된 바와 같이, 도전물질(107)이 수직홀(103) 내부에만 존재하도록 평탄화하여 관통전극(109)을 형성한다. 이후, 관통전극(109)에 대한 열처리(annealing)를 수행하여 관통전극(109)의 특성을 개선시킬 수 있으며, 열처리는 대략 100℃의 온도에서 수행한다.
이어서, 도 2f에 도시된 바와 같이, 관통전극(109)을 포함한 반도체 기판(101) 상부에 층간절연막(111)을 증착하고, 층간절연막(111) 상부에 감광막(미도시)을 형성한 후 금속 배선 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 이때, 층간절연막(111)은 산화물질을 이용하는 것이 바람직하다. 그 후, 감광막 패턴을 식각 마스크로 하부의 층간절연막(111)을 식각하고 금속 물질을 매립하여 관통전극(109)과 연결되는 메탈라인(M1, M2)를 형성한다. 이후, 메탈라인(M1, M2)은 관통전극(109) 뿐만 아니라 후속 공정에서 다른 반도체 기판과의 연결을 위한 범프 등과 연결될 수 있다.
이 후, 층간절연막(111)을 평탄화하여 메탈라인(M2)의 상부가 노출되도록 한다.
그 후, 도 2g에 도시된 바와 같이, 반도체 기판(101)의 후면을 그라운딩(grinding) 하기 위해 반도체 기판(101)의 후면을 식각하여 관통전극(109)의 상부가 노출되도록 한다. 이때, 반도체 기판(101)의 후면을 그라인딩(grinding) 하기 위해 반도체 기판(101)의 메탈라인(M2)와 연결되는 캐리어 기판(미도시)을 부착하도록 한다. 이때, 캐리어 기판은 반도체 기판의 후면 그라인딩 시 반도체 기판을 지지하고 고정시키는 역할을 한다.
이 후, 도 2h 내지 도 2k는 반도체 기판(101)의 후면이 상부로 노출되도록 뒤집은 상태의 도면을 도시하고 설명하기로 한다.
이어서, 도 2h에 도시된 바와 같이 노출된 반도체 기판(101) 후면 상부의 관통전극(109)의 양 측면에 N 타입 이온 주입 영역(113)을 형성한다.
이때, N 타입 이온 주입 영역(113)은 도 2g의 노출된 반도체 기판(101)의 후면에 N 타입 불순물을 주입하여 형성하거나 N타입 불순물이 주입된 N 타입 이온 주입층을 상기 반도체 기판(101)의 후면에 증착하거나 부착하여 형성할 수 있다.
그 후, 도 2i에 도시된 바와 같이, N 타입 이온 주입 영역(113) 및 관통전극(109) 상부에 절연물질(115)을 형성한다. 이때, 절연물질(115)은 산화막 또는 질화막 등으로 형성될 수 있으며, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-dopedSilicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막, SOG(Spin On Glass), SOD(Spin On Dielectric), PE-TEOS(Plasma enhanced Tetra Ethyle Ortho Silicate), SROx(Silicon Rich oxide) 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다.
이어서, 도 2j에 도시된 바와 같이, 절연물질(115) 상부에 포토 레지스트 패턴(photoresist pattern)을 형성하고 포토 레지스트 패턴을 마스크로 하여 관통전극(109)이 노출되도록 관통전극(109) 상부의 절연물질(115)을 식각하여 절연막(117) 패턴을 형성한다.
그 후, 도 2k에 도시된 바와 같이, 노출된 관통전극(109) 상부에 도전물질을 증착한 후 패터닝하여 범프(119)를 형성하고, 범프(119)의 상부에 볼(BALL;121)을 형성한다. 이때, 범프(119)는 관통전극(109)과 접속되고 절연막(117) 상부 일측에 형성되도록 패터닝된다. 이때, 관통전극(109), 범프(119) 및 볼(121)은 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 제 1 실시예는 반도체 기판(101) 상부의 절연막(117) 하부의 반도체 기판(101) 상부에 N 타입 이온주입영역(113)을 형성함으로써, N 타입 이온주입영역(113)과 P 타입의 반도체 기판(101)이 N/P 정션을 형성하게 된다.
이로 인해, 관통전극(109) 상부에 범프(119) 형성 시 미스얼라인에 의해 범프(119)가 반도체 기판(101)에 접속하더라도 역방향 바이어스가 걸리게 되어 N 타입 이온주입영역(113)에서 P 타입의 반도체 기판(101)으로 전류가 흐르지 않게 되므로 범프(119)와 반도체 기판(101) 간의 전기적 쇼트를 방지할 수 있다.
또한, 관통전극(109)이 구리로 형성된 경우, 관통전극(109)의 구리 이온이 미스얼라인된 범프(119)를 통해 반도체 기판(101)으로 마이그레이션(migration) 되는 것을 방지할 수 있다.
이러한 본 발명의 제 1 실시예는 반도체 기판(101)에 양(+)의 백바이어스 전압(VBB)가 인가된 경우에 적용될 수 있으며, 반도체 기판(101)에 음(-)의 백바이어스 전압(VBB)가 인가되는 경우에는 N 타입 이온주입영역(113)에서 P 타입의 반도체 기판(101)으로 전류가 흐르게 되므로 범프(119)와 반도체 기판(101)의 쇼트를 방지할 수 없게 된다.
따라서, 도 3에 도시된 본 발명의 제 2 실시예에서와 같이, 도 1에 도시된 본 발명의 제 1 실시예의 N 타입 이온주입영역(113) 상부에 P 타입 이온주입영역(114)을 추가로 형성한다.
즉, 관통전극(109)을 포함하는 P 타입의 반도체 기판(101) 상부에 N 타입 이온주입영역(113)과 P 타입 이온주입영역(114)을 순차적으로 형성하여, PNP 타입의 다이오드를 형성한다.
이에, 본 발명의 제 2 실시예는 도 3과 같이, 범프(119)가 미스얼라인이 발생한 경우 범프(119)가 P 타입 이온주입영역(114)에 접속되더라도(B), 반도체 기판(101)에 음(-)의 백바이어스 전압(VBB)가 걸리게 되면 P 타입 이온주입 영역(114)에서 N 타입 이온주입영역(113)으로 전류가 흐르지 않게 되어, 범프(119)에서 반도체 기판(101)으로 누설전류가 흐르는 것을 방지할 수 있게 된다.
다만, PNP 다이오드 구조에서 일정 레벨의 역전압에 도달하게 되면 더 이상 전류의 흐름을 막지 못하고 역전류가 흐르게 되는데, 이때의 일정 레벨의 역전압을 항복전압(Breakdown Voltage)이라고 한다. 이러한 항복전압은 보통 -4V인데, 통상적으로 반도체 기판에 적용되는 음(-)의 백바이어스 전압(VBB) 전압은 -0.8V이므로 항복전압에 의한 페일을 방지할 수 있다.
이하, 도 4a 내지 도 4e를 참조하여 본 발명의 제 2 실시예에 따른 반도체 소자의 공정 방법을 설명하기로 한다.
먼저, 반도체 기판(101)에 양(+)의 백바이어스 전압(VBB)이 걸리는 지역과 동일하게 본 발명의 제 1 실시예의 도 2a 내지 도 2h와 동일하게 N 타입 이온주입영역(113)을 형성한다.
그 후, 양(+)의 백바이어스 전압(VBB)이 걸리는 지역은 마스크(미도시)로 덮고 -VBB가 걸리는 지역에 대해, 도 4a에 도시된 바와 같이, N 타입 이온주입영역(113)을 형성한 후, 도 4b에 도시된 바와 같이 N 타입 이온주입영역(113) 상부에 P 타입 이온주입영역(114)을 형성한다.
이때, P 타입 이온주입영역(114)은 N 타입 이온주입영역(113) 상부에 P 타입 불순물을 주입하여 형성하거나, P 타입 불순물이 주입된 P 타입 이온 주입층을 상기 N 타입 이온주입영역(113) 상부에 증착하거나 부착하여 형성할 수 있다. 또한, 타입 이온주입영역(114) 및 N 타입 이온주입영역(113)의 적층구조는 본 발명에서 개시하고 있는 방법에 한정하는 것이 아니라 다양한 방법을 통해 형성될 수 있다.
이에, 도 4b에 도시된 바와 같이, 이때, N 타입 이온주입영역(113)과 P 타입 이온주입영역(114)은 순차적으로 적층된 구조로 형성되며, 관통전극(109)의 양측부의 반도체 기판(101) 내에 형성된다.
그 후, 도 4c에 도시된 바와 같이, 관통전극(109) 및 P 타입 이온주입영역(114) 상부에 절연물질(115)을 증착하고, 도 4d에 도시된 바와 같이 포토 레지스트 패턴(미도시)을 마스크로 하여 절연물질(115)을 식각함으로써 관통전극(109)의 상부가 노출되도록 한다.
그 후, 도 4e에 도시된 바와 같이, 노출된 관통전극(109) 상부에 도전물질을 증착한 후 패터닝함으로써 범프(119)를 형성하고, 범프(119)의 상부에 볼(BALL;121)을 형성한다. 이때, 범프(119)는 관통전극(109)과 접속되고 절연막(117) 상부 일측에 형성되도록 패터닝된다. 이때, 관통전극(109), 범프(119) 및 볼(121)은 전기적으로 연결될 수 있다.
이와 같이, 본 발명의 제 2 실시예에 따른 반도체 소자는 양(+)의 백바이어스 전압(VBB)가 인가되는 반도체 기판의 N 타입 이온주입영역(113) 상부를 마스크로 덮고, 음(-)의 백바이어스 전압(VBB)가 인가되는 반도체 기판에 대해 추가로 P 타입 이온주입영역(114)을 형성함으로써 범프(119)에서 반도체 기판(101)으로 누설전류가 흐르는 것을 방지할 수 있다.
다만, 본 발명의 제 2 실시예는 PNP 다이오드 형태로 형성함으로써 반도체 기판(101)에 음(-)의 백바이어스 전압(VBB)가 인가되든 양(+)의 백바이어스 전압(VBB)가 인가되든 범프(119)와 반도체 기판(101)의 쇼트를 방지할 수 있으므로, 반도체 기판(101) 전역을 PNP 다이오드 형태로 형성할 수도 있다.
이와 같이, 본 발명은 범프(119)과 반도체 기판(101)의 쇼트를 원천적으로 방지할 수 있어, 볼(121)과의 접속마진을 위해 범프(119)의 사이즈를 증가시킬 수 있다.
또한, 반도체 기판(101)에 양(+)의 백바이어스 전압(VBB) 전압이 걸리는 경우에는 본 발명의 제 1 실시예를 적용하고, 반도체 기판(101)에 음(-)의 백바이어스 전압(VBB) 전압이 걸리는 경우는 본 발명의 제 2 실시예를 적용할 수 있다. 즉, 반도체 기판(101)에 인가되는 VBB 전압레벨에 따라 NP 정션 또는 PNP 다이오드 형태로 형성할 수 있다.
또한, 본 발명에서는 반도체 기판을 식각하여 수직홀을 형성하여 관통전극을 형성한 후 금속배선을 형성하고 관통전극을 포함하는 반도체 기판 후면 상부에 범프를 형성하는 실시예를 개시하고 있으나, 관통전극을 형성하는 실시예를 도 2 내지 도 4e에 도시된 예로만 한정하는 것은 아니다. 관통전극은 비아 라스트 TSV 스킴(VIA last TSV scheme), 비아 미들 TSV 스킴(VIA iddle TSV scheme) 등 다양한 방식으로 형성할 수 있으며, 본 발명은 다양한 형태로 관통전극을 형성한 후 N 타입 또는 P타입 불순물 주입을 수행하도록 한다.
또한, 후속 과정을 도시하지 않았지만 반도체 기판을 스크라이브 레인을 따라 절단하여 반도체 칩들을 개별화시키고 개별화된 반도체 칩들을 관통전극을 통하여 전기적으로 연결되게 적층하여 스택 칩 패키지를 형성할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103 : 수직홀
105 : 산화막 107 : 도전물질
109 : 관통전극 111 : 층간절연막
113 : N 타입 이온주입영역 114 : P 타입 이온주입영역
115 : 절연물질 117 : 절연막
119 : 범프 121 : 볼

Claims (19)

  1. 일면에 회로 패턴을 포함하는 반도체 기판을 관통하는 관통전극;
    상기 반도체 기판의 일면에 대향하는 타면에 형성되는 제 1 이온주입층; 및
    상기 관통전극과 접속되는 범프(bump)
    를 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 이온주입층은 상기 반도체 기판과 다른 타입의 불순물을 주입한 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제 1 이온주입층은 N 타입이고 상기 반도체 기판은 P 타입인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 반도체 기판에 양(+)의 백바이어스 전압(VBB) 전압이 인가되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 범프는 상기 관통전극 직경보다 크기가 확장되어 형성된 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제 1 이온주입층 상부에 상기 제 1 이온주입층의 타입과 다른 타입의 불순물이 주입된 제 2 이온주입층을 더 포함하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 제 1 이온주입층은 N 타입이고 상기 제 2 이온주입층은 P 타입이며 상기 반도체 기판은 P 타입인 것을 특징으로 하는 반도체 소자.
  8. 청구항 6에 있어서,
    상기 반도체 기판에 음(-)의 백바이어스 전압(VBB)가 인가되는 것을 특징으로 하는 반도체 소자.
  9. 청구항 6에 있어서,
    상기 범프는 상기 제 2 이온주입층 상부에 형성되는 것을 특징으로 하는 반도체 소자.
  10. 청구항 6에 있어서,
    상기 제 2 이온주입층 상부에 형성되는 절연막을 더 포함하는 반도체 소자.
  11. 반도체 기판 내에 관통전극을 형성하는 단계;
    상기 관통전극 양측벽의 반도체 기판 상부에 제 1 타입 불순물을 주입하여 제 1 이온주입층을 형성하는 단계; 및
    상기 관통전극과 접속되도록 상기 관통전극 상부에 범프를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  12. 청구항 11에 있어서,
    상기 제 1 타입 불순물은 N 타입 불순물이고 상기 반도체 기판은 P 타입인 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 청구항 11에 있어서,
    상기 범프를 형성하는 단계는,
    상기 범프가 상기 제 1 이온주입층에 접속되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 청구항 11에 있어서,
    상기 범프를 형성하는 단계 전에,
    상기 제 1 이온주입층 상부에 제 2 타입 불순물을 주입하여 제 2 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 청구항 11에 있어서,
    상기 범프를 형성하는 단계 전에,
    상기 제 1 이온주입층 상부에 제 2 타입 불순물로 형성된 제 2 이온주입층을 증착하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 청구항 11에 있어서,
    상기 범프를 형성하는 단계 전에,
    상기 제 1 이온주입층 상부에 제 2 타입 불순물로 형성된 제 2 이온주입층을 부착하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 청구항 14에 있어서,
    상기 제 2 이온주입층을 형성하는 단계 후에,
    상기 제 2 이온주입층 상부에 상기 관통전극이 노출되도록 절연막을 패터닝하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 청구항 14에 있어서,
    상기 제 2 타입 불순물은 P 타입이고, 상기 제 1 타입 불순물은 N 타입이며, 상기 반도체 기판은 P 타입인 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 청구항 11에 있어서,
    상기 범프를 형성하는 단계 전에,
    상기 제 1 이온주입층 상부에 상기 관통전극이 노출되도록 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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