KR20130004783A - 정전기 방전 보호회로를 포함하는 적층 반도체 장치 및 적층 반도체 장치의 제조 방법 - Google Patents

정전기 방전 보호회로를 포함하는 적층 반도체 장치 및 적층 반도체 장치의 제조 방법 Download PDF

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Abstract

정전기 방전 보호회로를를 포함하는 적층 반도체 장치가 개시된다. 적층 반도체 장치는 제 1 반도체 다이 및 제 2 반도체 다이를 포함한다. 제 1 반도체 다이는 기판 패드에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로, 제 1 정전기 방전 보호회로들(ESDs), 및 제 1 집적 회로 및 상기 제 1 정전기 방전 보호회로들에 전기적으로 결합된 관통 전극들(TSVs)을 포함한다. 제 2 반도체 다이는 상기 제 1 반도체 다이의 상기 백 사이드의 위에 적층되고, 관통전극들에 전기적으로 결합된 제 2 집적회로, 관통전극들로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)를 포함한다. 관통 전극들은 상기 제 1 반도체 다이를 관통하여 상기 백 사이드까지 뻗어 있다. 따라서, 적층 반도체 장치는 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소되므로 신호 충실도가 향상되고 소모 전력이 줄어든다.

Description

정전기 방전 보호회로를 포함하는 적층 반도체 장치 및 적층 반도체 장치의 제조 방법{STACKED SEMICONDUCTOR DEVICE INCLUDING ESD PROTECTION CIRCUITS AND METHOD OF FABRICATING THE STACKED SEMICONDUCTOR DEVICE}
본 발명은 적층 반도체 장치에 관한 것으로, 특히 정전기 방전 보호회로를 포함하는 적층 반도체 장치에 관한 것이다.
반도체 집적회로 사이의 초고속 통신을 위해 관통전극들을 통신수단으로 사용하여 3차원적으로 반도체 칩들을 적층하는 적층 반도체 장치에 대한 연구가 진행되고 있다.
적층 반도체 장치에서, 메모리 칩들은 수많은 관통전극(Through Silicon Via)을 통해 서로 전기적으로 연결된다. 적층 반도체 장치를 구성하는 반도체 다이들은 내부 회로를 보호하기 위해 정전기 방전 보호회로들을 포함한다.
본 발명의 목적은 정전기 방전 보호회로들에 의한 부하(loading)를 감소시킬수 있는 적층 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 반도체 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 정전기 방전 보호회로들에 의한 부하(loading)를 감소시킬수 있는 적층 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 반도체 장치는 제 1 반도체 다이 및 제 2 반도체 다이를 포함한다.
제 1 반도체 다이는 외부와 연결되는 기판 패드에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로, 제 1 정전기 방전 보호회로들(ESDs), 및 상기 제 1 집적 회로 및 상기 제 1 정전기 방전 보호회로들에 전기적으로 결합된 관통 전극들(TSVs)을 포함한다. 제 2 반도체 다이는 상기 제 1 반도체 다이의 상기 백 사이드의 위에 적층되고, 상기 관통전극들에 전기적으로 결합된 제 2 집적회로, 상기 관통전극들로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)를 포함한다. 상기 관통 전극들은 상기 제 1 반도체 다이를 관통하여 상기 백 사이드까지 뻗어 있다.
본 발명의 하나의 실시예에 의하면, 상기 적층 반도체 장치는 상기 기판 패드에 결합된 인터포저 기판(interposer substrate)을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 적층 반도체 장치는 상기 기판 패드에 결합된 인쇄회로기판(PCB)을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 반도체 다이는 상기 제 2 정전기 방전 보호회로들을 상기 관통전극들로부터 전기적으로 분리하기 위한 차단 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 차단 회로는 안티 퓨즈 회로 또는 전기 퓨즈 회로일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 정전기 방전 보호회로들은 상기 제 2 집적회로와 전기적으로 분리될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 반도체 다이는 실리콘 기판 및 메탈 층을 포함할 수 있다.
실리콘 기판에는 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들 및 상기 관통 전극들이 포함될 수 있다. 메탈 층은 상기 실리콘 기판에 인접하고, 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들(ESDs) 및 상기 관통 전극들을 서로 전기적으로 결합하고, 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들 및 상기 관통 전극들을 상기 외부 연결단자에 전기적으로 결합한다.
본 발명의 하나의 실시예에 의하면, 상기 메탈 층은 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들(ESDs) 및 상기 관통 전극들을 전기적으로 결합하는 제 1 도전 라인, 상기 외부 연결단자에 전기적으로 결합된 제 2 도전 라인, 및 상기 제 1 도전 라인과 상기 제 2 도전 라인을 전기적으로 결합하는 콘택들(contacts)을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 관통 전극은 상기 제 1 반도체 다이의 상기 백 사이드에서 상기 실리콘 기판과 상기 메탈 층의 경계면까지 신장될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 관통 전극은 상기 제 1 반도체 다이의 상기 백 사이드에서 상기 실리콘기판을 관통하여 상기 메탈 층까지 신장될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 반도체 다이는 실리콘 기판 및 메탈 층을 포함할 수 있다.
실리콘 기판에는 상기 제 2 집적회로 및 상기 제 2 정전기 방전 보호회로들이 포함된다. 메탈 층은 상기 실리콘 기판에 인접하고, 상기 제 2 집적회로, 상기 제 2 정전기 방전 보호회로들 및 상기 관통 전극들을 서로 전기적으로 결합한다.
본 발명의 하나의 실시예에 의하면, 상기 실리콘 기판은 상기 제 2 정전기 방전 보호회로들을 상기 관통전극으로부터 전기적으로 분리하기 위한 차단 회로를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 적층 반도체 장치는 제 1 반도체 다이, 제 2 반도체 다이 및 인터포저 기판을 포함한다.
제 1 반도체 다이는 외부 연결단자에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로, 제 1 정전기 방전 보호회로들(ESDs), 및 상기 제 1 집적 회로 및 상기 제 1 정전기 방전 보호회로들에 전기적으로 결합된 관통 전극들(TSVs)을 포함한다. 제 2 반도체 다이는 상기 제 1 반도체 다이의 상기 백 사이드의 위에 적층되고, 상기 관통전극에 전기적으로 결합된 제 2 집적회로, 상기 관통전극으로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)를 포함한다. 인터포저 기판은 상기 기판 패드에 결합된다. 상기 관통 전극들 상기 제 1 반도체 다이를 관통하여 상기 백 사이드까지 뻗어 있다.
본 발명의 하나의 실시형태에 따른 적층 반도체 장치의 제조 방법은 제 1 반도체 다이를 형성하는 단계, 제 2 반도체 다이를 형성하는 단계, 상기 제 1 반도체 다이 위에 상기 제 2 반도체 다이를 적층하는 단계, 및 상기 제 2 반도체 다이에 대해 퓨징 동작을 수행하여 상기 제 2 반도체 다이에 포함된 정전기 방전 보호회로를 차단하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 반도체 다이에 대해 퓨징 동작을 수행하는 단계는 안티퓨즈 회로를 사용하여 상기 정전기 방전 보호회로에 전기적으로 연결된 패드를 관통전극들로부터 전기적으로 분리하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 적층 반도체 장치는 기판 패드와 가장 가까이 위치한 반도체 다이에 포함된 정전기 방전 보호회로들만 인에이블시키므로, 정전기 방전 보호회로들에 기인하는 부하(loading)를 감소시킨다. 또한, 본 발명의 실시예들에 따른 적층 반도체 장치는 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소되므로 신호 충실도(signal integrity)를 향상시키고 소모 전력을 줄일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 적층 반도체 장치에 포함된 정전기 방전 보호회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 적층 반도체 장치에 포함된 제 1 반도체 다이의 패드와 관통 전극 사이의 전기적 결합 상태를 나타내는 평면도이다.
도 4는 도 1의 적층 반도체 장치에 포함된 제 2 반도체 다이의 패드와 관통 전극 사이의 전기적 분리 상태를 나타내는 평면도이다.
도 5는 본 발명의 다른 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 또 다른 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 7은 본 발명의 또 다른 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 8은 도 1에 도시된 본 발명의 실시예에 따른 적층 반도체 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 기술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 적층 반도체 장치(100)를 나타내는 단면도이다.
도 1을 참조하면, 적층 반도체 장치(100)는 제 1 반도체 다이(110) 및 제 2 반도체 다이(140)를 포함한다. 제 1 반도체 다이(110)는 외부 연결단자(112)에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로(124), 제 1 정전기 방전 보호회로들(ESDs)(123), 및 제 1 집적 회로(124) 및 제 1 정전기 방전 보호회로들(123)에 전기적으로 결합된 관통 전극들(TSVs)(121)을 포함한다.
제 2 반도체 다이(140)는 제 1 반도체 다이(110)의 상기 백 사이드의 위에 적층되고, 관통전극들(121)에 전기적으로 결합된 제 2 집적회로(154), 관통전극들(121)로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)(153)를 포함한다. 관통 전극들(121)은 제 1 반도체 다이(110)를 관통하여 상기 백 사이드까지 뻗어 있다.
도 1에는, 1 개의 정전기 방전 보호회로(123) 및 1 개의 관통 전극(121)을 포함하는 제 1 반도체 다이(110) 및 1 개의 정전기 방전 보호회로(153)을 포함하는 제 2 반도체 다이(140)가 도시되어 있다. 그러나, 제 1 반도체 다이(110)는 1 개 이상의 정전기 방전 보호회로들과 관통 전극들을 포함할 수 있다.
도 1의 적층 반도체 장치(100)는 외부 연결단자(112)에 결합된 인터포저 기판(interposer substrate)(180)을 더 포함할 수 있다. 인터포저 기판(180)은 인쇄회로기판일 수 있으며, 제 1 반도체 다이(110) 및 제 2 반도체 다이(140)를 메모리 컨트롤러 등에 전기적으로 결합할 수 있다. 인터포저 기판(180)은 도전 라인들(181, 182)를 포함할 수 있다.
제 2 반도체 다이(140)는 제 2 정전기 방전 보호회로들(153)을 관통전극들(121)로부터 전기적으로 분리하기 위한 차단 회로(155)를 더 포함할 수 있다. 차단 회로(155)는 안티 퓨즈 회로 또는 전기 퓨즈 회로일 수 있다. 또한, 제 1 반도체 다이(110)도 제 1 정전기 방전 보호회로들(123)을 관통전극들(121)로부터 전기적으로 분리하기 위한 차단 회로(125)를 더 포함할 수 있다.
제 1 반도체 다이(110)에 포함된 차단 회로(125)는 차단 신호(SCO)를 디스에이블시켜 제 1 정전기 방전 보호회로들(123)을 관통전극들(121)로부터 전기적으로 분리시키지 않는다. 그러나, 제 2 반도체 다이(140)에 포함된 차단 회로(155)는 차단 신호(SCO)를 인에이블시켜 제 2 정전기 방전 보호회로들(153)을 관통전극들(121)로부터 전기적으로 분리한다.
제 1 반도체 다이(110)는 실리콘 기판(120) 및 메탈 층(130)을 포함할 수 있다.
실리콘 기판(120)에는 제 1 집적회로(124), 제 1 정전기 방전 보호회로들(123) 및 관통 전극들(121)이 포함될 수 있다. 메탈 층(130)은 실리콘 기판(120)에 인접하고, 제 1 집적회로(124), 제 1 정전기 방전 보호회로들(123) 및 관통 전극들(121)을 서로 전기적으로 결합하고, 제 1 집적회로(124), 제 1 정전기 방전 보호회로들(123) 및 관통 전극들(121)을 외부 연결단자(112)에 전기적으로 결합한다.
메탈 층(130)은 제 1 집적회로(124), 제 1 정전기 방전 보호회로들(123) 및 관통 전극들(121)을 전기적으로 결합하는 제 1 도전 라인(131), 외부 연결단자(112)에 전기적으로 결합된 제 2 도전 라인(132), 및 제 1 도전 라인(131)과 제 2 도전 라인(132)을 전기적으로 결합하는 콘택들(contacts)(133)을 포함할 수 있다. 제 2 도전 라인(132)은 기판 패드(111)를 통해 외부 연결단자(112)에 전기적으로 연결될 수 있다.
관통 전극들(121)은 제 1 반도체 다이(110)의 상기 백 사이드에서 실리콘 기판(120)과 메탈 층(130)의 경계면까지 신장될 수 있다.
제 2 반도체 다이(140)는 실리콘 기판(150) 및 메탈 층(160)을 포함할 수 있다.
실리콘 기판(150)에는 제 2 집적회로(154) 및 제 2 정전기 방전 보호회로들(153)이 포함된다. 메탈 층(160)은 실리콘 기판(150)에 인접하고, 제 2 집적회로(154), 제 2 정전기 방전 보호회로들(153) 및 관통 전극들(121)을 서로 전기적으로 결합한다.
메탈 층(160)은 제 2 집적회로(154), 제 2 정전기 방전 보호회로들(153) 및 관통 전극들(121)을 전기적으로 결합하는 제 3 도전 라인(161a, 161b), 내부 연결단자(142)에 전기적으로 결합된 제 4 도전 라인(162a, 162b), 및 제 3 도전 라인(161a, 161b)과 제 4 도전 라인(162a, 162b)을 전기적으로 결합하는 콘택들(143)을 포함할 수 있다. 제 4 도전 라인(162a, 162b)은 내부 연결단자(142)를 통해 관통 전극들(121)에 전기적으로 연결될 수 있다. 또한, 메탈 층(160)의 제 4 도전 라인(162a, 162b)에는 패드(141)가 결합될 수 있다.
실리콘 기판(150)은 제 2 정전기 방전 보호회로들(153)을 관통전극들(121)로부터 전기적으로 분리하기 위한 차단 회로(155)를 더 포함할 수 있다.
도 1에 도시된 바와 같이, 제 1 반도체 다이(110)의 차단 영역(COA)은 차단되지 않은 상태로 있으며, 제 2 반도체 다이(140)의 차단 영역(COA)은 차단 회로(155)에 의해 차단되어 있다.
적층 반도체 장치(100)는 기판 패드(111)와 가장 가까이 위치한 반도체 다이(110)에 포함된 정전기 방전 보호회로들(123)만 인에이블시키므로, 정전기 방전 보호회로들에 기인하는 부하(loading)를 감소시킨다. 또한, 적층 반도체 장치(100)는 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소되므로 신호 충실도(signal integrity)를 향상시키고 소모 전력을 줄일 수 있다.
도 1의 적층 반도체 장치(100)는 비아 미들 공정(via-middle process)를 사용하여 제조될 수 있다.
도 2는 도 1의 적층 반도체 장치에 포함된 정전기 방전 보호회로(123)의 하나의 예를 나타내는 회로도이다.
도 2에 도시된 바와 같이, 정전기 방전 보호회로(ESD)(123)는 고 전원전압(VDD)과 저 전원전압(VSS) 사이에 서로 직렬 연결된 다이오드들(102, 104)로 구성할 수 있으며, 기판 패드(111)와 집적 회로(124) 사이의 노드의 전압을 일정 범위 내로 유지하는 기능을 수행할 수 있다.
도 3은 도 1의 적층 반도체 장치에 포함된 제 1 반도체 다이의 패드와 관통 전극 사이의 전기적 결합 상태를 나타내는 평면도이다.
도 3을 참조하면, 기판 패드(111)와 관통 전극들(121)은 도전 라인(131), 도전 라인(132) 및 퓨즈(FUSE)에 의해 서로 전기적으로 연결된다. 제 1 반도체 다이(도 1의 110)의 차단 회로(125)는 차단 신호(SCO)를 디스에이블시켜 퓨즈(FUSE)를 온 상태로 두고, 제 1 반도체 다이(110)의 차단 영역(COA)을 차단되지 않은 상태로 둔다. 도 3에서, 기판 패드(111)와 정전기 방전 보호회로(ESD)(123)는 도전 라인(133)에 의해 전기적으로 연결될 수 있다. 도전 라인(131) 및 도전 라인(132)은 동일한 메탈 층으로 형성되고, 도전 라인(133)은 제 1 도전 라인(131) 및 제 2 도전 라인(132)과 다른 메탈 층으로 형성될 수 있다.
도 4는 도 1의 적층 반도체 장치에 포함된 제 2 반도체 다이의 패드와 관통 전극 사이의 전기적 분리 상태를 나타내는 평면도이다.
도 4를 참조하면, 패드(141)와 관통 전극들(121)은 퓨징 전에는 도전 라인(131a), 도전 라인(132a) 및 퓨즈에 의해 서로 전기적으로 연결되어 있었다. 제 2 반도체 다이(140)의 차단 회로(155)는 차단 신호(SCO)를 인에이블시켜 퓨즈(FUSE)를 차단시키고, 제 2 반도체 다이(140)의 차단 영역(COA)을 차단시킨다. 도 4에서, 패드(141)와 정전기 방전 보호회로(ESD)(153)는 도전 라인(133a)에 의해 전기적으로 연결될 수 있다. 도전 라인(131a) 및 도전 라인(132a)은 동일한 메탈 층으로 형성되고, 도전 라인(133a)은 도전 라인(131a) 및 도전 라인(132a)과 다른 메탈 층으로 형성될 수 있다. 도 4에 도시된 도전 라인들(131a, 132a, 132a)는 각각 도 2의 도전 라인들(162a, 162b, 161a)에 대응될 수 있다.
도 1에 도시된 차단 회로들(125, 155)은 전기 퓨즈(e-fuse) 또는 안티 퓨즈(anti-fuse)일 수 있다. 또한, 제 1 반도체 다이(110)의 차단 영역(COA)은 레이저 퓨즈에 의해 차단될 수도 있다.
도 1, 도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 적층 반도체 장치(100)는 제 1 반도체 다이를 형성하는 단계, 제 2 반도체 다이를 형성하는 단계, 상기 제 1 반도체 다이 위에 상기 제 2 반도체 다이를 적층하는 단계, 및 상기 제 2 반도체 다이에 대해 퓨징 동작을 수행하여 상기 제 2 반도체 다이에 포함된 정전기 방전 보호회로를 차단하는 단계를 포함할 수 있다.
따라서, 적층 반도체 장치(100)는 기판 패드와 가장 가까이 위치한 반도체 다이에 포함된 정전기 방전 보호회로들만 인에이블시키므로, 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소된다.
제 2 반도체 다이에 대해 퓨징 동작을 수행하는 단계는 안티퓨즈 회로를 사용하여 상기 정전기 방전 보호회로에 전기적으로 연결된 패드를 관통전극들로부터 전기적으로 분리하는 단계를 포함할 수 있다.
도 5는 본 발명의 다른 하나의 실시예에 따른 적층 반도체 장치(200)를 나타내는 단면도이다.
도 5를 참조하면, 적층 반도체 장치(200)는 제 1 반도체 다이(210) 및 제 2 반도체 다이(240)를 포함한다. 제 1 반도체 다이(210)는 외부 연결단자(212)에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로(224), 제 1 정전기 방전 보호회로들(ESDs)(223), 및 제 1 집적 회로(224) 및 제 1 정전기 방전 보호회로들(223)에 전기적으로 결합된 관통 전극들(TSVs)(221)을 포함한다.
제 2 반도체 다이(240)는 제 1 반도체 다이(210)의 상기 백 사이드의 위에 적층되고, 관통전극들(221)에 전기적으로 결합된 제 2 집적회로(254), 관통전극들(121)로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)(253)를 포함한다. 관통 전극들(121)은 제 1 반도체 다이(210)를 관통하여 상기 백 사이드까지 뻗어 있다.
도 5에는, 1 개의 정전기 방전 보호회로(223) 및 1 개의 관통 전극(121)을 포함하는 제 1 반도체 다이(210) 및 1 개의 정전기 방전 보호회로(253)을 포함하는 제 2 반도체 다이(240)가 도시되어 있다. 그러나, 제 1 반도체 다이(210)는 1 개 이상의 정전기 방전 보호회로들과 관통 전극들을 포함할 수 있으며, 제 2 반도체 다이(240)는 1 개 이상의 정전기 방전 보호회로들을 포함할 수 있다.
도 5의 적층 반도체 장치(200)는 외부 연결단자(212)에 결합된 인터포저 기판(interposer substrate)(280)을 더 포함할 수 있다. 인터포저 기판(280)은 인쇄회로기판일 수 있으며, 제 1 반도체 다이(210) 및 제 2 반도체 다이(240)를 메모리 컨트롤러 등에 전기적으로 결합할 수 있다. 인터포저 기판(280)은 도전 라인들(281, 282)를 포함할 수 있다.
제 2 반도체 다이(240)는 제 2 정전기 방전 보호회로들(253)을 관통전극들(221)로부터 전기적으로 분리하기 위한 차단 회로(255)를 더 포함할 수 있다. 차단 회로(255)는 안티 퓨즈 회로 또는 전기 퓨즈 회로일 수 있다. 또한, 제 1 반도체 다이(210)도 제 1 정전기 방전 보호회로들(223)을 관통전극들(221)로부터 전기적으로 분리하기 위한 차단 회로(225)를 더 포함할 수 있다.
제 1 반도체 다이(210)에 포함된 차단 회로(225)는 차단 신호(SCO)를 디스에이블시켜 제 1 정전기 방전 보호회로들(223)을 관통전극들(221)로부터 전기적으로 분리시키지 않는다. 그러나, 제 2 반도체 다이(240)에 포함된 차단 회로(255)는 차단 신호(SCO)를 인에이블시켜 제 2 정전기 방전 보호회로들(253)을 관통전극들(121)로부터 전기적으로 분리한다.
제 1 반도체 다이(210)는 실리콘 기판(220) 및 메탈 층(230)을 포함할 수 있다.
실리콘 기판(220)에는 제 1 집적회로(224), 제 1 정전기 방전 보호회로들(223) 및 관통 전극들(221)이 포함될 수 있다. 메탈 층(230)은 실리콘 기판(220)에 인접하고, 제 1 집적회로(224), 제 1 정전기 방전 보호회로들(223) 및 관통 전극들(221)을 서로 전기적으로 결합하고, 제 1 집적회로(224), 제 1 정전기 방전 보호회로들(223) 및 관통 전극들(221)을 외부 연결단자(212)에 전기적으로 결합한다.
메탈 층(230)은 제 1 집적회로(224), 제 1 정전기 방전 보호회로들(223) 및 관통 전극들(221)을 전기적으로 결합하는 제 1 도전 라인(231a, 231b), 외부 연결단자(212)에 전기적으로 결합된 제 2 도전 라인(232), 및 제 1 도전 라인(231a, 231b)과 제 2 도전 라인(232)을 전기적으로 결합하는 콘택들(contacts)(233)을 포함할 수 있다. 제 2 도전 라인(232)은 기판 패드(211)를 통해 외부 연결단자(212)에 전기적으로 연결될 수 있다.
관통 전극들(221)은 제 1 반도체 다이(210)의 상기 백 사이드에서 실리콘 기판(220)을 관통하여 메탈 층(230)까지 신장될 수 있다.
제 2 반도체 다이(240)는 실리콘 기판(250) 및 메탈 층(260)을 포함할 수 있다.
실리콘 기판(250)에는 제 2 집적회로(254) 및 제 2 정전기 방전 보호회로들(253)이 포함된다. 메탈 층(260)은 실리콘 기판(250)에 인접하고, 제 2 집적회로(254), 제 2 정전기 방전 보호회로들(253) 및 관통 전극들(221)을 서로 전기적으로 결합한다.
메탈 층(260)은 제 2 집적회로(254), 제 2 정전기 방전 보호회로들(253) 및 관통 전극들(221)을 전기적으로 결합하는 제 3 도전 라인(261a, 261b), 내부 연결단자(242)에 전기적으로 결합된 제 4 도전 라인(262a, 262b), 및 제 3 도전 라인(261a, 261b)과 제 4 도전 라인(262a, 262b)을 전기적으로 결합하는 콘택들(243)을 포함할 수 있다. 제 4 도전 라인(262a, 262b)은 내부 연결단자(242)를 통해 관통 전극들(221)에 전기적으로 연결될 수 있다. 또한, 메탈 층(260)의 제 4 도전 라인(262a, 262b)에는 패드(241)가 결합될 수 있다.
실리콘 기판(250)은 제 2 정전기 방전 보호회로들(253)을 관통전극들(221)로부터 전기적으로 분리하기 위한 차단 회로(255)를 더 포함할 수 있다.
도 5에 도시된 바와 같이, 제 1 반도체 다이(210)의 차단 영역(COA)은 차단되지 않은 상태로 있으며, 제 2 반도체 다이(240)의 차단 영역(COA)은 차단 회로(255)에 의해 차단되어 있다.
적층 반도체 장치(200)는 기판 패드(211)와 가장 가까이 위치한 반도체 다이(210)에 포함된 정전기 방전 보호회로들(223)만 인에이블시키므로, 정전기 방전 보호회로들에 기인하는 부하(loading)를 감소시킨다. 또한, 적층 반도체 장치(200)는 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소되므로 신호 충실도(signal integrity)를 향상시키고 소모 전력을 줄일 수 있다.
도 5의 적층 반도체 장치(200)는 비아 라스트 공정(via-mlast process)를 사용하여 제조될 수 있다.
도 6은 본 발명의 또 다른 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 6을 참조하면, 적층 반도체 장치(300)는 제 1 반도체 다이(310), 제 2 반도체 다이(320), 제 3 반도체 다이(330) 및 제 4 반도체 다이(340)를 포함한다.
제 1 반도체 다이(310)는 외부 연결단자(312)에 전기적으로 결합된 프론트 사이드, 백 사이드, 제 1 집적회로(318), 제 1 정전기 방전 보호회로들(ESDs)(317), 및 제 1 집적 회로(318) 및 제 1 정전기 방전 보호회로들(317)에 전기적으로 결합된 제 1 관통 전극들(TSVs)(315)을 포함한다. 제 1 관통 전극들(315)은 제 1 반도체 다이(310)를 관통하여 제 1 반도체 다이(310)의 백 사이드까지 뻗어 있다.
제 2 반도체 다이(320)는 제 1 반도체 다이(310)의 백 사이드의 위에 적층되고, 제 1 관통 전극들(TSVs)(315)에 전기적으로 결합된 프론트 사이드, 백 사이드, 제 2 집적회로(328), 제 2 정전기 방전 보호회로들(ESDs)(327), 및 제 2 집적 회로(328) 및 제 2 정전기 방전 보호회로들(327)에 전기적으로 결합된 제 2 관통 전극들(TSVs)(325)을 포함한다. 제 2 관통 전극들(325)은 제 2 반도체 다이(320)를 관통하여 제 2 반도체 다이(320)의 백 사이드까지 뻗어 있다.
제 3 반도체 다이(330)는 제 2 반도체 다이(320)의 백 사이드의 위에 적층되고, 제 2 관통 전극들(TSVs)(325)에 전기적으로 결합된 프론트 사이드, 백 사이드, 제 3 집적회로(338), 제 3 정전기 방전 보호회로들(ESDs)(337), 및 제 3 집적 회로(338) 및 제 3 정전기 방전 보호회로들(337)에 전기적으로 결합된 제 3 관통 전극들(TSVs)(335)을 포함한다. 제 3 관통 전극들(335)은 제 3 반도체 다이(330)를 관통하여 제 3 반도체 다이(330)의 백 사이드까지 뻗어 있다.
제 4 반도체 다이(340)는 제 3 반도체 다이(330)의 백 사이드의 위에 적층되고, 제 3 관통전극들(335)에 전기적으로 결합된 제 4 집적회로(348), 제 3 관통전극들(335)로부터 전기적으로 분리된 제 4 정전기 방전 보호회로들(ESDs)(347)를 포함한다.
도 6에서, 1 개의 정전기 방전 보호회로 및 1 개의 관통 전극을 포함하는 제 1 반도체 다이(310) 내지 제 3 반도체 다이(330) 및 1 개의 정전기 방전 보호회로를 포함하는 제 4 반도체 다이(340)가 도시되어 있다. 그러나, 제 1 내지 제 3 반도체 다이(310, 320, 330)는 1 개 이상의 정전기 방전 보호회로들과 관통 전극들을 포함할 수 있다.
도 6의 적층 반도체 장치(300)는 외부 연결단자(312)에 결합된 인터포저 기판(interposer substrate)(350)을 더 포함할 수 있다. 인터포저 기판(350)은 인쇄회로기판일 수 있으며, 제 1 내지 제 4 반도체 다이(310, 320, 330, 340)를 메모리 컨트롤러 등에 전기적으로 결합할 수 있다. 인터포저 기판(350)은 도전 라인들(351, 352)를 포함할 수 있다.
제 2 내지 제 4 반도체 다이(320, 330, 340)는 정전기 방전 보호회로들(327, 337, 347)을 관통전극들(325, 335)로부터 전기적으로 분리하기 위한 차단 회로들(329, 339, 349)를 더 포함할 수 있다. 차단 회로들(329, 339, 349)은 안티 퓨즈 회로 또는 전기 퓨즈 회로일 수 있다. 또한, 제 1 반도체 다이(310)도 제 1 정전기 방전 보호회로들(317)을 관통전극들(315)로부터 전기적으로 분리하기 위한 차단 회로(319)를 더 포함할 수 있다.
제 1 반도체 다이(310)에 포함된 차단 회로(125)는 차단 신호(SCO)를 디스에이블시켜 제 1 정전기 방전 보호회로들(317)을 관통전극들(315)로부터 전기적으로 분리시키지 않는다. 그러나, 제 2 내지 제 4 반도체 다이(320, 330, 340)에 포함된 차단 회로들(329, 339, 349)은 차단 신호(SCO)를 인에이블시켜 정전기 방전 보호회로들(327, 337, 347)을 관통전극들(325, 335)로부터 전기적으로 분리한다.
제 1 반도체 다이(310)는 실리콘 기판(31a) 및 메탈 층(310b)을 포함할 수 있다.
실리콘 기판(310a)에는 제 1 집적회로(318), 제 1 정전기 방전 보호회로들(317) 및 관통 전극들(315)이 포함될 수 있다. 메탈 층(310b)은 실리콘 기판(310a)에 인접하고, 제 1 집적회로(318), 제 1 정전기 방전 보호회로들(317) 및 관통 전극들(315)을 서로 전기적으로 결합하고, 제 1 집적회로(318), 제 1 정전기 방전 보호회로들(317) 및 관통 전극들(315)을 외부 연결단자(312)에 전기적으로 결합한다.
메탈 층(310b)은 제 1 집적회로(318), 제 1 정전기 방전 보호회로들(317) 및 관통 전극들(315)을 전기적으로 결합하는 제 1 도전 라인(313), 외부 연결단자(312)에 전기적으로 결합된 제 2 도전 라인(314), 및 제 1 도전 라인(313)과 제 2 도전 라인(314)을 전기적으로 결합하는 콘택들(contacts)(303)을 포함할 수 있다. 제 2 도전 라인(314)은 기판 패드(311)를 통해 외부 연결단자(312)에 전기적으로 연결될 수 있다.
관통 전극들(315)은 제 1 반도체 다이(310)의 백 사이드에서 실리콘 기판(310a)과 메탈 층(310b)의 경계면까지 신장될 수 있다.
제 2 반도체 다이(320)는 실리콘 기판(320a) 및 메탈 층(320b)을 포함할 수 있다.
실리콘 기판(320a)에는 제 2 집적회로(328) 및 제 2 정전기 방전 보호회로들(327)이 포함된다. 메탈 층(320b)은 실리콘 기판(320a)에 인접하고, 제 2 집적회로(328), 제 2 정전기 방전 보호회로들(327) 및 관통 전극들(315)을 서로 전기적으로 결합한다.
메탈 층(320b)은 제 2 집적회로(328), 제 2 정전기 방전 보호회로들(327) 및 관통 전극들(325)을 전기적으로 결합하는 제 3 도전 라인(323a, 323b), 내부 연결단자(322)에 전기적으로 결합된 제 4 도전 라인(324a, 324b), 및 제 3 도전 라인(323a, 323b)과 제 4 도전 라인(324a, 324b)을 전기적으로 결합하는 콘택들(304)을 포함할 수 있다. 제 4 도전 라인(324a, 324b)은 내부 연결단자(322)를 통해 관통 전극들(315)에 전기적으로 연결될 수 있다. 또한, 메탈 층(320b)의 제 4 도전 라인(324a, 324b)에는 패드(321)가 결합될 수 있다.
실리콘 기판(320b)은 제 2 정전기 방전 보호회로들(327)을 관통전극들(315)로부터 전기적으로 분리하기 위한 차단 회로(329)를 더 포함할 수 있다.
제 3 반도체 다이(330)는 실리콘 기판(330a) 및 메탈 층(330b)을 포함할 수 있다.
실리콘 기판(330a)에는 제 3 집적회로(338) 및 제 3 정전기 방전 보호회로들(337)이 포함된다. 메탈 층(330b)은 실리콘 기판(330a)에 인접하고, 제 3 집적회로(338), 제 3 정전기 방전 보호회로들(337) 및 관통 전극들(325)을 서로 전기적으로 결합한다.
메탈 층(330b)은 제 3 집적회로(338), 제 3 정전기 방전 보호회로들(337) 및 관통 전극들(335)을 전기적으로 결합하는 제 5 도전 라인(333a, 333b), 내부 연결단자(332)에 전기적으로 결합된 제 6 도전 라인(334a, 334b), 및 제 5 도전 라인(333a, 333b)과 제 6 도전 라인(334a, 334b)을 전기적으로 결합하는 콘택들(305)을 포함할 수 있다. 제 6 도전 라인(334a, 334b)은 내부 연결단자(332)를 통해 관통 전극들(325)에 전기적으로 연결될 수 있다. 또한, 메탈 층(330b)의 제 6 도전 라인(334a, 334b)에는 패드(331)가 결합될 수 있다.
실리콘 기판(330a)은 제 3 정전기 방전 보호회로들(337)을 관통전극들(325)로부터 전기적으로 분리하기 위한 차단 회로(339)를 더 포함할 수 있다.
제 4 반도체 다이(340)는 실리콘 기판(340a) 및 메탈 층(340b)을 포함할 수 있다.
실리콘 기판(340a)에는 제 4 집적회로(348) 및 제 4 정전기 방전 보호회로들(347)이 포함된다. 메탈 층(340b)은 실리콘 기판(340a)에 인접하고, 제 4 집적회로(348), 제 4 정전기 방전 보호회로들(347) 및 관통 전극들(335)을 서로 전기적으로 결합한다.
메탈 층(340b)은 제 4 집적회로(348), 제 4 정전기 방전 보호회로들(347) 및 관통 전극들(335)을 전기적으로 결합하는 제 7 도전 라인(343a, 343b), 내부 연결단자(342)에 전기적으로 결합된 제 8 도전 라인(344a, 344b), 및 제 7 도전 라인(343a, 343b)과 제 8 도전 라인(344a, 344b)을 전기적으로 결합하는 콘택들(306)을 포함할 수 있다. 제 8 도전 라인(344a, 344b)은 내부 연결단자(342)를 통해 관통 전극들(335)에 전기적으로 연결될 수 있다. 또한, 메탈 층(340b)의 제 8 도전 라인(344a, 344b)에는 패드(341)가 결합될 수 있다.
실리콘 기판(340a)은 제 4 정전기 방전 보호회로들(347)을 관통전극들(335)로부터 전기적으로 분리하기 위한 차단 회로(349)를 더 포함할 수 있다.
도 6에 도시된 바와 같이, 제 1 반도체 다이(310)의 차단 영역(COA)은 차단되지 않은 상태로 있으며, 제 2 내지 제 4 반도체 다이(320, 330, 340)의 차단 영역(COA)은 차단 회로들(329, 339, 349)에 의해 차단되어 있다.
적층 반도체 장치(300)는 기판 패드(311)와 가장 가까이 위치한 반도체 다이(310)에 포함된 정전기 방전 보호회로들(317)만 인에이블시키므로, 정전기 방전 보호회로들에 기인하는 부하(loading)를 감소시킨다. 또한, 적층 반도체 장치(130)는 정전기 방전 보호회로들에 기인하는 부하(loading)가 감소되므로 신호 충실도(signal integrity)를 향상시키고 소모 전력을 줄일 수 있다.
도 6의 적층 반도체 장치(100)는 비아 미들 공정(via-middle process)를 사용하여 제조될 수 있다.
도 7은 본 발명의 또 다른 하나의 실시예에 따른 적층 반도체 장치를 나타내는 단면도이다.
도 7을 참조하면, 적층 반도체 장치(400)는 제 1 반도체 다이(110), 제 2 반도체 다이(140) 및 인쇄회로기판(Printed Circuit Board: PCB)(190)를 포함한다.
도 7의 적층 반도체 장치(400)는 도 1의 적층 반도체 장치(100)에서, 인터포저 기판(180) 대신에 제 1 반도체 다이(110)에 결합된 외부 연결단자(112)에 인쇄회로기판(PCB)(190)이 결합된 구조를 갖는다. 제 1 반도체 다이(110) 및 제 2 반도체 다이(140)는 관통 전극들(TSV)(121) 및 인쇄회로기판(PCB)(190)을 통해 외부와 커맨드, 어드레스, 및 데이터를 송수신할 수 있다.
도 8은 도 1에 도시된 본 발명의 실시예에 따른 적층 반도체 장치를 포함하는 메모리 시스템(500)의 하나의 예를 나타내는 단면도이다.
도 8의 메모리 시스템(500)은 도 1의 적층 반도체 장치(100)에서, 인터포저 기판(180)이 없이 제 1 반도체 다이(110)에 결합된 외부 연결단자(112)에 메모리 컨트롤러(195)이 결합된 구조를 갖는다. 제 1 반도체 다이(110) 및 제 2 반도체 다이(140)는 관통 전극들(TSV)(121)을 통해 메모리 컨트롤러(195)로부터 커맨드, 어드레스, 및 데이터를 송수신할 수 있다.
본 발명은 정전기 방전 보호회로를 포함하는 적층 반도체 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400: 적층 반도체 장치
110, 140, 210, 240: 반도체 다이
111, 141, 211, 241: 패드
121, 221: 관통 전극(TSV)
123, 153, 223, 253: 정전기 방전 보호회로(ESD)
124, 154, 224, 254: 집적 회로
125, 155, 225, 255: 차단 회로
500: 메모리 시스템

Claims (10)

  1. 외부와 연결되는 기판 패드에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로, 제 1 정전기 방전 보호회로들(ESDs), 및 상기 제 1 집적 회로 및 상기 제 1 정전기 방전 보호회로들에 전기적으로 결합된 관통 전극들(TSVs)을 포함하는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 백 사이드의 위에 적층되고, 상기 관통전극들에 전기적으로 결합된 제 2 집적회로, 상기 관통전극들로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)를 포함하는 제 2 반도체 다이를 포함하고,
    상기 관통 전극들은 상기 제 1 반도체 다이를 관통하여 상기 백 사이드까지 뻗어 있는 것을 특징으로 하는 적층 반도체 장치.
  2. 제 1 항에 있어서, 상기 적층 반도체 장치는
    상기 기판 패드에 결합된 인터포저 기판(interposer substrate)을 더 포함하는 것을 특징으로 하는 적층 반도체 장치.
  3. 제 1 항에 있어서, 상기 적층 반도체 장치는
    상기 기판 패드에 결합된 인쇄회로기판(PCB)을 더 포함하는 것을 특징으로 하는 적층 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 2 반도체 다이는
    상기 제 2 정전기 방전 보호회로들을 상기 관통전극들로부터 전기적으로 분리하기 위한 차단 회로를 더 포함하는 것을 특징으로 하는 적층 반도체 장치.
  5. 제 4 항에 있어서, 상기 차단 회로는
    안티 퓨즈 회로 또는 전기 퓨즈 회로인 것을 특징으로 하는 적층 반도체 장치.
  6. 제 1 항에서, 상기 제 1 반도체 다이는
    상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들 및 상기 관통 전극들이 포함된 실리콘 기판; 및
    상기 실리콘 기판에 인접하고, 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들(ESDs) 및 상기 관통 전극들을 서로 전기적으로 결합하고, 상기 제 1 집적회로, 상기 제 1 정전기 방전 보호회로들 및 상기 관통 전극들을 상기 기판 패드에 전기적으로 결합하는 메탈 층을 포함하는 것을 특징으로 하는 적층 반도체 장치.
  7. 제 6 항에서,
    상기 관통 전극들은 상기 제 1 반도체 다이의 상기 백 사이드에서 상기 실리콘 기판과 상기 메탈 층의 경계면까지 신장되어 있는 것을 특징으로 하는 적층 반도체 장치.
  8. 제 6 항에서,
    상기 관통 전극들은 상기 제 1 반도체 다이의 상기 백 사이드에서 상기 실리콘 기판을 관통하여 상기 메탈 층까지 신장되어 있는 것을 특징으로 하는 적층 반도체 장치.
  9. 제 1 항에서, 상기 제 2 반도체 다이는
    상기 제 2 집적회로 및 상기 제 2 정전기 방전 보호회로들이 포함된 실리콘 기판; 및
    상기 실리콘 기판에 인접하고, 상기 제 2 집적회로, 상기 제 2 정전기 방전 보호회로들 및 상기 관통 전극들을 서로 전기적으로 결합하는 메탈 층을 포함하는 것을 특징으로 하는 적층 반도체 장치.
  10. 외부와 연결되는 기판 패드에 전기적으로 결합된 제 1 프론트 사이드, 백 사이드, 제 1 집적회로, 제 1 정전기 방전 보호회로들(ESDs), 및 상기 제 1 집적 회로 및 상기 제 1 정전기 방전 보호회로들에 전기적으로 결합된 관통 전극들(TSVs)을 포함하는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상기 백 사이드의 위에 적층되고, 상기 관통전극에 전기적으로 결합된 제 2 집적회로, 상기 관통전극으로부터 전기적으로 분리된 제 2 정전기 방전 보호회로들(ESDs)를 포함하는 제 2 반도체 다이; 및
    상기 기판 패드에 결합된 인터포저 기판을 포함하고,
    상기 관통 전극들 상기 제 1 반도체 다이를 관통하여 상기 백 사이드까지 뻗어 있는 것을 특징으로 하는 적층 반도체 장치.
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