KR101055874B1 - 고 전력 애플리케이션을 위한 레이저 퓨즈 구조 - Google Patents

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Abstract

본 발명은 고 전력 애플리케이션용 레이저 퓨즈 구조에 관한 것이다. 구체적으로, 본 발명의 레이저 퓨즈 구조는 제1 및 제2 도전성 지지 엘리먼트(12a, 12b), 적어도 하나의 도전성 가융 링크(14), 제1 및 제2 접속 엘리먼트(20a, 20b), 및 제1 및 제2 금속 라인(22a, 22b)를 포함한다. 도전성 지지 엘리먼트(12a, 12b), 도전성 가융 링크(14), 및 금속 라인(22a, 22b)는 제1 금속 레벨(3)에 위치되는 한편, 접속 엘리먼트(20a, 20b)는 제2의 상이한 금속 레벨(4)에 위치되고, 제1 및 제2 금속 레벨(3, 4) 간에 연장되는 도전성 비아 스택(18a, 18b, 23a, 23b)에 의해 도전성 지지 엘리먼트(12a, 12b) 및 금속 라인(22a, 22b)에 접속된다.

Description

고 전력 애플리케이션을 위한 레이저 퓨즈 구조{LASER FUSE STRUCTURES FOR HIGH POWER APPLICATIONS}
본 발명은 고 전력 애플리케이션을 위한 레이저 퓨즈의 설계에 관한 것이다. 더 자세하게, 본 발명은 다양한 기능 회로들을 집적 회로(IC) 칩의 전원 플레인(power plane)으로/전원 플레인으로부터 접속 또는 접속해제하기 위한 IC 칩에서 사용될 수 있는 레이저 퓨즈에 관한 것이다.
반도체 제조에서의 현재 경향은 사이즈가 감소된 집적 회로(IC)를 제작하는 것이다. 이와 같이, 이러한 IC 칩을 포함하는 기능 회로는 계속하여 복잡도가 증가하고 있다. 이는 불량 엘리먼트나 결함있는 컨덕터로부터 결과적으로 발생하는 결함있는 칩의 발생 기회를 증가시킨다. 이 문제에 대한 한가지 해결책은 IC 칩 상에 여분의(redundant) 회로나 여분의 엘리먼트를 제공하는 것이다. 예를 들어, 주(primary) 회로 또는 구성요소가 결함이 있는 경우, 여분의 회로 또는 엘리먼트가 그 결함있는 회로나 엘리먼트를 대신하는데 이용될 수 있으며, 이는 결함있는 회로나 엘리먼트의 논리적 비활성화 및 여분의 회로나 엘리먼트의 활성화를 포함한다. 이러한 논리 비활성화 접근법의 한가지 주된 단점은, 결함있는 회로나 엘리먼트가 여전히 IC 칩의 전원 플레인에 연결되어 논리 비활성화 이후에도 계속해서 IC 칩으로부터 전력을 인출(drain)한다는 것이며, 이는, 특히 저전력 논리 애플리케이션에서, 미리 정해진 전력 명세사항의 위반으로 인해 기능 칩이 거부(reject)되는 것을 야기시킬 수 있다.
그러므로, 이러한 결함있는 회로나 엘리먼트를 물리적으로, 또 영구적으로 취소(cancel)하고, IC 칩의 전원 플레인으로부터 분리할 필요성이 존재한다.
또한, IC칩 제조 기술에서의 진보는, 계속적으로 증가하는 수의 기능들이 단일 IC 칩상에서 구현될 수 있도록 해왔고, 다수의 다양한 고객 애플리케이션으로 인하여 급격히 증가되어 온 IC 칩 부품수를 합리화하고 감소시키는데 많은 노력이 기울여져 왔다. 만약 "원-칩-피츠-올" 모델("one-chip-fits-all" model)이 IC 칩 제조 공정에 제공되거나, 특정한 고객 애플리케이션에 따라 IC 칩의 기능을 맞추기 위하여 제조 이후에 IC 칩의 커스텀-변경(custom-modification; 주문에 따른 변경) 또는 "개인화"("personalization")가 수행된다면, 대단한 비용 절감이 실현될 수 있다. 현재, 커스텀-변경 또는 개인화는 다양한 기능 회로나 엘리먼트의 논리 활성화 및 비활성화를 통해 논리 레벨에서 실행된다. 그러나, 논리 커스텀-변경 또는 개인화 이후에도, 미사용 회로나 엘리먼트는 여전히 IC 칩의 전원 플레인에 연결되어 있어 IC 칩으로부터 계속하여 전력을 인출한다. 또한, 이러한 미사용 회로나 구성요소는, 특히 저 전력 논리 애플리케이션에서, 미리 예정된 전력 명세사항의 위반으로 인하여 칩이 거부되도록 야기시킬 수 있다.
그러므로, 미사용 회로나 구성요소를 완전히 제거하고, 칩 전원 플레인으로부터 이들을 분리하며, 전체 칩 부하를 감소시키도록, 웨이퍼 레벨에서 IC 칩의 커 스텀-변경 또는 개인화를 제공할 필요성 또한 존재한다.
레이저 퓨즈는 -통상적으로 저 전압 강하(대략 0.1V 정도) 및 저 듀티 사이클(duty cycle) 제한(대략 0.001% 정도)을 갖는 것을 특징으로 하는- 저 전력 애플리케이션에서 결함있는 회로나 구성요소를 영구적으로 취소하고, IC 칩을 커스텀-변경/개인화하기 위하여 사용되어 왔다. 반면, 현재 이용가능한 레이저 퓨즈들을 -고 전력 강하(대략 적어도 약 2V 정도) 및 고 듀티 사이클(대략 적어도 약 100% 정도)를 갖는 것을 특징으로 하는- 고 전력 애플리케이션에서 사용하는 것은, 높은 전압 및 높은 듀티 사이클 조건 하에서 퓨즈 재성장(regrowth)으로 인하여 신뢰성 불량(reliability failure)를 초래한다.
그러므로, 고 전류 용량을 가지고 고 전력 애플리케이션에서의 사용에 적합한, 향상된 레이저 퓨즈 구조를 제공하는 것이 바람직할 것이다.
일 양태에서, 본 발명은:
서로 이격된 상태로(in a spaced-apart relationship) 집적 회로(IC)의 제1 금속 레벨에 위치되는 제1 및 제2 도전성 지지 엘리먼트;
제1 및 제2 도전성 지지 엘리먼트 사이에서 제1 금속 레벨에 위치되어 제1 및 제2 도전성 지지 엘리먼트를 직접 접속시키기 위한 적어도 하나의 도전성 가융(fusible) 링크;
IC 칩의 제2의 상이한 금속 레벨에 위치되는 제1 및 제2 접속 엘리먼트로서, 제1 및 제2 도전성 지지 엘리먼트는 각각 제1 금속 레벨과 제2 금속 레벨 간에 연장되는 하나 이상의 도전성 비아를 각각 포함하는 제1 및 제2 비아 스택에 의해 제1 및 제2 접속 엘리먼트에 접속되는 것인, 제1 및 제2 접속 엘리먼트; 및
제1 금속 레벨에 위치되는 제1 및 제2 금속 라인으로서, 제1 및 제2 접속 엘리먼트는 각각 제1 금속 레벨과 제2 금속 레벨 간에 연장되는 하나 이상의 도전성 비아를 각각 포함하는 제3 및 제4 비아 스택에 의해 제1 및 제2 금속 라인에 접속되는 것인, 제1 및 제2 금속 라인
을 포함하는 레이저 퓨즈 구조와 관련된다.
다른 양태에서, 본 발명은 약 0.5μj에서 약 2.5μj의 범위의 에너지 레벨을 갖는 적어도 하나의 레이저 빔을 레이저 퓨즈 구조의 도전성 가융 링크에 인가함으로써, 상술한 레이저 퓨즈 구조를 프로그래밍하기 위한 방법과 관련된다.
또 다른 양태에서, 본 발명은 상술한 레이저 퓨즈 구조를 포함하고, 이 레이저 퓨즈 구조의 제1 금속 레벨은 IC 칩의 최종 구리 레벨인 것인, 집적 회로(IC) 칩과 관련된다. 구체적으로, 레이저 퓨즈의 일측은 IC 칩의 기능부에 접속하고, 레이저 퓨즈의 나머지 일측은 IC칩의 전원 버스에 접속한다.
본 발명의 또 다른 양태는, 단일 가융 링크 또는 평행하게 배열된 복수의 가융 링크를 포함하고, IC 칩의 상기 최종 금속 레벨에 위치되는 레이저 퓨즈를 포함하는 IC 칩에 관련된다.
또 다른 양태에서, 본 발명은 약 0.5μj에서 약 2.5μj의 범위의 에너지 레벨을 갖는 적어도 하나의 레이저 빔을 레이저 퓨즈에 인가함으로써, 상술한 IC 칩을 프로그래밍하기 위한 방법에 관련된다.
본 발명의 기타 양태, 특징, 및 이점은 이어지는 개시 사항 및 첨부된 청구항들로부터 더욱 완전히 명확해질 것이다.
이제, 본 발명은, 단지 예시의 방법에 의해, 수반된 도면을 참조하여 설명될 것이다.
도 1은 본 발명의 일 실시형태에 따른 예시적인 레이저 퓨즈의 상면도를 도시한다.
도 2는 도 1의 예시적인 레이저 퓨즈의 측단면도를 도시한다.
도 3 및 4는 본 발명의 추가적인 실시형태에 따른 다양한 예시적인 레이저 퓨즈의 상면도를 도시한다.
도 5a는 본 발명의 일 실시형태에 따른 다수의 완전한(intact) 레이저 퓨즈의 사진도를 도시한다.
도 5b는 레이저 빔들에 의해 조사된 후의 도 5의 레이저 퓨즈의 사진도를 도시한다.
다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위하여, 특정 구조, 컴포넌트, 재료, 치수, 공정 단계 및 기술과 같은 다수의 특정한 상세사항들이 설명된다. 그러나, 본 발명이 이러한 특정한 상세사항들 없이도 실행될 수 있음이 당해 기술분야에서 통상의 지식을 가진자에 의해 인식될 것이다. 다른 예에서, 본 발명을 명확히 나타내지 못하는 것을 피하기 위해, 잘 알려진 구조 또는 공정 단계 는 상세하게 설명되지 않았다.
층, 영역 또는 기판이 다른 엘리먼트 "상에" 또는 "위에" 있다고 언급될 때, 그것은 직접 다른 엘리먼트 상에 또는 위에 있을 수 있거나, 사이에 낀 엘리먼트가 또한 존재할 수 있다는 것이 이해될 것이다. 반대로, 한 엘리먼트가 다른 엘리먼트 "직접 위에" 또는 "직접 상에" 있다고 언급될 때, 사이에 낀 엘리먼트는 존재하지 않는다. 한 엘리먼트가 다른 엘리먼트에 "접속" 또는 "연결"된다고 언급될 때, 그것은 직접 다른 엘리먼트에 접속 또는 연결되거나, 사이에 낀 엘리먼트가 존재할 수도 있다는 것이 이해될 것이다. 반대로, 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 연결"되는 것으로 언급될 때, 사이에 낀 엘리먼트는 존재하지 않는다.
본 발명은 IC 칩의 전원 플레인으로/전원 플레인으로부터 IC 상의 다양한 기능 컴포넌트를 접속/접속해제(disconnecting)하기 위하여, 집적 회로(IC) 칩의 BEOL(Back-End-Of-Line) 상보성 금속-산화막-반도체(CMOS) 부분에 즉시 통합될 수 있는 레이저 퓨즈 설계를 제공한다. 또한, 본 발명의 레이저 퓨즈는 높은 전류 용량(≥약 30mA)를 가지고, 특히 고 전력 애플리케이션에 적합하다.
구체적으로, 본 발명의 레이저 퓨즈들은 각각, IC 칩의 최종 구리 레벨의 두 개의 도전성 지지 엘리먼트 사이에 위치하고 이들에 의해 지지되는 하나 이상의 도전성 가융 링크를 포함한다. 출력(out-going) 와이어 또는 금속 라인으로부터 레이저 퓨즈의 완전한 물리적 분리와 차단을 달성하기 위하여, 레이저 퓨즈의 도전성 지지 엘리먼트는, 상이한 금속 레벨에 위치하는 접속 엘리먼트를 통하여 출력 와이 어 또는 금속 라인에 전기적으로 접속된다. 예를 들어, 접속 엘리먼트는 IC 칩의 마지막에서 두번째 구리 레벨에 위치할 수 있다. 다른 방법으로는, 접속 엘리먼트가 IC 칩의 최종 구리 레벨 위의 알루미늄 와이어링(wiring) 레벨에 위치할 수 있다.
또한, 본 발명의 레이저 퓨즈들은 각각, 레이저 퓨즈에 포함된 가융 링크들의 길이, 폭, 두께 및 그들 간의 거리와 같은 하나 이상의 치수 파라미터에 의해 특징지워질 수 있으며, 이는 레이저 퓨즈의 고 전류 용량 및 고 신뢰성에 기여하고 이러한 레이저 퓨즈가 고 전력 애플리케이션에 특히 적합하도록 한다.
이제, 본 발명의 예시적인 레이저 퓨즈가 수반된 도면 1 내지 5b를 참조하여 더욱 상세하게 설명될 것이다. 비율에 맞게 작성되지는 않았지만, 이들 도면에서, 유사 및/또는 대응 엘리먼트들은 유사 참조 번호에 의해 지칭됨을 유의해야 한다. 또한, 이러한 도면들에 의해 도시된 예시적인 레이져 퓨즈들에 특정 개수의 가융 링크 및 컨택트가 도시되어 있지만, 본 발명은 그렇게 제한되지 않으며 임의의 특정한 개수의 가융 링크 및 컨택트를 갖는 레이저 퓨즈들을 포함하도록 의도되어짐을 유의해야 한다.
먼저, 평행하게 배열되고 제1 및 제2 도전성 지지 바(12a 및 12b) 사이에 위치하여 이들을 직접 접속시키는 다수의 도전성 가융 링크(14)를 포함하는 레이저 퓨즈 구조의 상면도를 도시하는 도 1을 참조한다. 제1 및 제2 도전성 지지 바(12a 및 12b)는 각각 제1 및 제2 비아 스택(18a 및 18b)에 의해 제1 및 제2 도전성 패드(20a 및 20b)에 접속된다. 그 후, 제1 및 제2 도전성 패드(20a 및 20b)는 각각 제 3 및 제4 비아 스택(23a 및 23b)에 의해 제1 및 제2 금속 라인(22a 및 22b)에 접속된다.
도전성 가융 링크(14), 제1 및 제2 도전성 지지바(12a 및 12b), 및 제1 및 제2 금속 라인(22a 및 22b)는 모두 -여기서 제1 금속 레벨이라 지칭되는- 동일한 금속 레벨에 위치되는 한편, 제1 및 제2 도전성 패드(20a 및 20b)는 -이하에서 제2 금속 레벨이라 지칭되는- 상이한 금속 레벨에 위치된다. 제2 금속 레벨은, 도 1에 도시된 바와 같이, 제1 금속 레벨의 아래에 위치하거나, 또는, 이하에서 도 3 및 4에 도시되는 것과 같이, 제1 금속 레벨의 위에 위치될 수도 있다.
본 발명의 바람직한 실시형태에서, 제1 금속 레벨은 IC 칩의 최종 구리 레벨인 한편, 제2 금속 레벨은 최종 구리 레벨 아래에 있는 마지막에서 두번째 구리 레벨이다. 이 실시형태에서, 도전성 가융 링크(14), 제1 및 제2 도전성 지지 바(12a 및 12b), 제1 및 제2 도전성 패드(20a 및 20b), 및 제1 및 제2 금속 라인(22a 및 22b)는 모두 구리 또는 구리 합금을 포함한다.
본 발명의 대안적인, 하지만 동일한 정도로 바람직한, 실시형태에서, 제1 금속 레벨은 IC 칩의 최종 구리 레벨인 한편, 제2 금속 레벨은 최종 구리 레벨 위의 알루미늄 와이어링(wiring) 레벨이다. 이 대안적인 실시형태에서, 도전성 가융 링크(14), 제1 및 제2 도전성 지지 바(12a 및 12b), 및 제1 및 제2 금속 라인(22a 및 22b)는 구리 또는 구리 합금을 포함하는 한편, 제1 및 제2 도전성 패드(20a 및 20b)는 알루미늄 또는 알루미늄 합금을 포함한다.
도전성 가융 링크(14)는 적어도 약 8㎛의 길이, 약 2㎛ 이하의 폭, 약 2㎛ 이하의 두께로 구성되는 그룹으로부터 선택된 하나 이상의 치수 파라미터로 특징지워지는 것이 바람직하다. 도전성 가융 링크(14)가 적어도 약 12㎛의 길이, 약 1㎛ 이하의 폭, 약 1.5㎛ 이하의 두께를 갖는 것이 더욱 바람직하다. 종래의 레이저 퓨저는 통상적으로 약 8㎛ 길이의 가융 링크를 갖는 것을 유의해야 한다. 그러므로, 본 발명의 레이저 퓨즈(10)의 도전성 가융 링크(14)는 종래의 레이저 퓨즈의 도전성 가융 링크에 비해 상당히 길다.
또한, 도전성 가융 링크(14)들은 서로 바람직하게는 약 2㎛ 이하의 거리만큼, 더욱 바람직하게는 약 1.5㎛의 거리 만큼, 가장 바람직하게는 약 1㎛의 거리만큼 이격된다. 유사한 두께 범위의 종래의 레이저 퓨즈는 통상적으로 적어도 약 6 내지 9㎛의 거리만큼 서로 이격되는 가융 링크들을 가짐을 유의해야 한다. 그러므로, 본 발명의 레이저 퓨즈(10)의 도전성 가융 링크(14)들은 종래의 레이저 퓨즈의 거리에 비해 상당히 더 좁은 거리만큼 이격된다.
본 발명의 특정한 실시형태에서, 레이저 퓨즈의 제1 및 제2 금속 라인(22a 및 22b) 중 하나는, 기능 회로 또는 엘리먼트와 같은, IC 칩의 기능부에 접속되며, 제1 및 제2 금속 라인(22a 및 22b) 중 나머지 하나는 IC 칩의 전원 플레인(미도시)에 접속된다. 이러한 방식으로, 그리고 IC 칩의 기능부가 비기능화 된다면, 본 발명의 레이저 퓨즈 구조는 비-기능부를 IC 칩의 전원 플레인으로부터 접속해제하는 하나 이상의 레이저 빔에 의해 끊길 수 있고(blown), 이에 의해 불필요한 전력 인출을 피하고 IC 칩의 전력 소모를 최소화할 수 있다.
바람직하게, 제1 또는 제2 금속 라인(22a 또는 22b)가 접속되는 IC 칩의 기 능부는 30mA 이상의 고 동작 전류에서 동작한다. 본 발명의 레이저 퓨즈 구조는 30mA 이상의 전류 용량을 가지고, 따라서 IC 칩의 고 전력 기능부와 함께 바로 사용될 수 있다. 전류는 통상적으로 퓨즈 링크의 폭과 수에 의해 제한됨을 유의해야 한다.
제1 및 제2 도전성 지지 바(12a 및 12b)는 도전성 가융 링크(14)에 대한 구조적 지지를 제공하고, 또한 도전성 가융 링크(14)와 제1 및 제2 비아 스택(18a 및 18b) 간의 전기적 접속을 제공한다. 이러한 방식으로, 도전성 가융 링크(14)는 더 이상 비아 스택(18a 및 18b)에 포함된 도전성 비아와 일대일로(one-to-one) 직접 접속되지 않으며, 제1 및 제2 비아 스택(18a 및 18b)에 포함된 도전성 비아의 수는 더 이상 도전성 가융 링크(14)의 수에 의해 제한되지 않는다. 이에 대응하여, 제1 및 제2 비아 스택(18a 및 18b)은, 도전성 가융 링크(14)의 수와 동일하거나 상이한, 어떤 수의 도전성 비아도 포함할 수 있으며, 도전성 비아는 어떤 방식으로도 (즉, 수직 열, 수평 행, 또는 다수의 행과 열로) 배열될 수 있다.
비아 스택(18a, 18b, 23a, 23b)에 포함된 도전성 비아는 임의의 적합한 도전성 물질(들)을 포함할 수 있다. 바람직하게, 이들 비아 스택은, Al, W, 및 그들의 조합으로 구성되는 그룹으로부터 선택된, 하나 이상의 자기-부동태화된 전기적으로 도전성인(self-passivated electrically conducting) 물질을 포함할 수 있다.
도 2는 도 1의 레이저 퓨즈의 측단면도를 도시한다. 도전성 가융 링크(14), 제1 및 제2 도전성 지지 바(12a 및 12b), 및 제1 및 제2 금속 라인(22a 및 22b)는 모두 -IC 칩의 최종 구리 레벨이며 최종 레벨의 레벨간 유전체(inter-level dielectric; ILD) 층(1)에 내장되는- 제1 금속 레벨(3)에 위치된다. 대조적으로, 제1 및 제2 도전성 패드(20a 및 20b)는, -IC 칩의 마지막에서 두번째 최종 구리 레벨이고 마지막에서 두번째 ILD 층(2)에 내장되는- 제2의 상이한 금속 레벨(4)에 위치된다. 비아 스택(18a, 18b, 23a, 23b)에 포함되는 도전성 비아는 제1 및 제2 금속 레벨(3 및 4) 사이에서 연장된다.
퓨즈가 끊긴 동안 ILD 층들의 손상이나 크래킹(cracking)을 감소시키기 위하여, 하나 이상의 틈 구멍(interstitial cavity; 미도시)이 도전성 가융 링크(14)의 한쪽 면 또는 양쪽 면에 제공되는 것이 바람직하다. 이러한 하나 이상의 틈구멍은 ILD 층(1)에만 제공되거나 ILD 층들(1 및 2)을 통하여 연장될 수 있다.
도 3은 본 발명의 대안적인 실시형태에 따른 또 다른 레이저 퓨즈 구조를 도시하며, 이 레이저 퓨즈 구조는 제1 및 제2 도전성 지지 바(12a 및 12b) 사이에 위치하여 이들을 직접 접속시키는 다수의 평행하게 배열된 도전성 가융 링크(14)를 포함한다. 제1 및 제2 도전성 지지 바(12a 및 12b)는 각각 제1 및 제2 비아 스택(32a 및 32b)에 의해 제1 및 제2 도전성 패드(30a 및 30b)에 접속된다. 그 후, 제1 및 제2 도전성 패드(30a 및 30b)는 각각 제3 및 제4 비아 스택(33a 및 33b)에 의해 제1 및 제2 금속 라인(22a 및 22b)에 접속된다. 도 3에 도시된 바와 같이, 도전성 가융 링크(14), 제1 및 제2 도전성 지지 바(12a 및 12b), 및 제1 및 제2 금속 라인(22a 및 22b)는 모두 동일한 제1 금속 레벨에 위치되는 한편, 제1 및 제2 도전성 패드(30a 및 30b)는 제1 금속 레벨 위의 제2의 상이한 금속 레벨에 위치된다.
비아 스택(32a, 32b, 33a, 및 33b)의 도전성 비아가 도 3과 같이 수직 열이 아니라 2×2의 사각형으로 배열된다는 점, 퓨즈 끊김 처리 동안 전도성 가융 링크(14)가 내장되는 ILD 층으로의 손상을 방지하거나 감소시키도록, 하나 이상의 틈구멍(34)이 도전성 가융 링크(14)의 양측에 제공되는 점을 제외하고는, 도 3의 레이저 퓨즈와 유사한 구조를 갖는 또 다른 레이저 퓨즈가 도 4에 도시된다.
본 발명의 레이저 퓨즈 구조는 약 0.5μj 내지 약 2.5μj, 더 바람직하게는 약 0.9μj에서 약 2.3μj, 가장 바람직하게는 약 2.0μj의 에너지 레벨을 갖는 하나 이상의 레이저 빔에 의해 즉시 끊기거나 제거될 수 있다. 이 레이저 빔은, 약 1.0㎛에서 약 5.0㎛, 더욱 바람직하게는 약 2.0㎛에서 약 4.0㎛, 가장 바람직하게는 약 4.0㎛의 범위의 직경을 갖는, 하나의 레이저 점(laser spot) 또는 다수의 레이저 점을 포함할 수 있다. 레이저 빔이 다수의 레이저 점을 포함하는 경우, 이 다수의 레이저 점들은 서로 약 0.5㎛로부터 약 5.0㎛, 더욱 바람직하게는 약 1.0㎛에서 약 3.5㎛, 가장 바람직하게는 약 2.0㎛의 범위의 거리만큼 이격되는 것이 바람직하다.
도 5a 및 도 5b는, 약 1.0μj의 에너지 레벨을 가지고 약 1㎛ 만큼 서로 이격된 두 개의 4.0㎛ 레이저 점들을 포함하는 레이저 빔에 의해 프로그래밍되는, 본 발명의 다수의 레이저 퓨즈의 프로그래밍-이전 및 프로그래밍-이후의 사진을 도시한다.
도 1 내지 5b가 본 발명의 특정 실시형태에 따른 예시적인 레이저 퓨즈 구조를 설명하고 있지만, 당해 기술분야에서 통상의 지식을 가진자가, 상기 설명과 모 순 없이, 특정 애플리케이션 요건들에 적응시키기 위하여, 여기서 설명된 레이저 퓨즈 구조를 손쉽게 변경할 수 있음은 명확하다. 그러므로, 본 발명은 이상에서 설명된 특정 실시형태에 제한되지 않고, 오히려 임의의 다른 변경, 변화, 애플리케이션, 및 실시형태로의 이용으로 확장되며, 이에 따라 모든 그러한 기타 변경, 변화, 애플리케이션, 및 실시형태는 본 발명의 범위 내인 것으로 간주된다고 인식되는 것은 당연하다.

Claims (10)

  1. 레이저 퓨즈 구조체로서,
    서로 이격된 상태로 집적 회로(IC) 칩의 제1 금속 레벨에 위치되는 제1 도전성 지지 엘리먼트 및 제2 도전성 지지 엘리먼트;
    상기 제1 도전성 지지 엘리먼트 및 상기 제2 도전성 지지 엘리먼트 사이에서 상기 제1 금속 레벨에 위치되어 상기 제1 도전성 지지 엘리먼트 및 상기 제2 도전성 지지 엘리먼트를 직접 접속시키기 위한 다수의 도전성 가융(fusible) 링크들 - 이 다수의 도전성 가융 링크들은 평행하게 배열되고 서로 2㎛ 이하의 거리만큼 이격되고, 상기 다수의 도전성 가융 링크들 각각은 동일한 치수를 가지고, 길이가 적어도 12㎛이고, 두께가 1.5㎛ 이하이며, 폭이 1㎛ 이하이고, 상기 다수의 도전성 가융 링크들은 30mA 이상의 전류 용량을 가짐 - ;
    상기 IC 칩의 제2의 상이한 금속 레벨에 위치되는 제1 접속 엘리먼트 및 제2 접속 엘리먼트로서, 상기 제1 도전성 지지 엘리먼트 및 상기 제2 도전성 지지 엘리먼트는 각각 상기 제1 금속 레벨과 상기 제2 금속 레벨 간에 연장되는 하나 이상의 도전성 비아를 각각 포함하는 제1 비아 스택 및 제2 비아 스택에 의해 상기 제1 접속 엘리먼트 및 상기 제2 접속 엘리먼트에 접속되는 것인, 상기 제1 접속 엘리먼트 및 상기 제2 접속 엘리먼트; 및
    상기 제1 금속 레벨에 위치되는 제1 금속 라인 및 제2 금속 라인으로서, 상기 제1 접속 엘리먼트 및 상기 제2 접속 엘리먼트는 각각 상기 제1 금속 레벨과 상기 제2 금속 레벨 간에 연장되는 하나 이상의 도전성 비아를 각각 포함하는 제3 비아 스택 및 제4 비아 스택에 의해 상기 제1 금속 라인과 상기 제2 금속 라인에 접속되는 것인, 상기 제1 금속 라인 및 상기 제2 금속 라인
    을 포함하는 레이저 퓨즈 구조체.
  2. 제1항에 있어서,
    상기 제1 금속 레벨은 상기 IC 칩의 최종 구리 레벨인 것인 레이저 퓨즈 구조체.
  3. 제1항에 있어서, 상기 제1 금속 라인 및 제2 금속 라인 중 하나는 상기 IC 칩의 기능부에 접속되고, 상기 제1 금속 라인 및 제2 금속 라인 중 나머지 하나는 상기 IC 칩의 전원 플레인(power plane)에 접속되는 것인 레이저 퓨즈 구조체.
  4. 제3항에 있어서,
    상기 IC칩의 상기 기능부는 30mA 이상의 동작 전류를 갖는 것인 레이저 퓨즈 구조체.
  5. 제1항에 있어서,
    상기 다수의 도전성 가융 링크들은 서로 1.5㎛ 이하의 거리만큼 이격되는 것인 레이저 퓨즈 구조체.
  6. 제1항에 있어서,
    상기 제1 비아 스택 및 상기 제2 비아 스택에 포함된 도전성 비아들은, Al, W, 및 이들의 조합으로 이루어지는 그룹으로부터 선택된, 자기-부동태화된 전기적으로 도전성인(self-passivated electrically conducting) 물질을 포함하는 것인 레이저 퓨즈 구조체.
  7. 제1항에 있어서,
    상기 제1 금속 레벨은, 상기 적어도 하나의 도전성 가융 링크의 일측 또는 양측에 하나 이상의 틈 구멍(interstitial cavity)을 포함하는 레벨간 절연체 층에 내장되는 것인 레이저 퓨즈 구조체.
  8. 제1항의 레이저 퓨즈 구조체를 프로그래밍하기 위한 방법으로서,
    0.5μj에서 2.5μj 범위의 에너지 레벨을 갖는 적어도 하나의 레이저 빔을 상기 다수의 도전성 가융 링크들에 인가하는 것을 포함하는 레이저 퓨즈 구조체의 프로그래밍 방법.
  9. 집적 회로(IC) 칩으로서,
    평행하게 배열된 다수의 도전성 가융 링크들 - 이 다수의 도전성 가융 링크들은 서로 2㎛ 이하의 거리만큼 이격되고, 상기 다수의 도전성 가융 링크들 각각은 동일한 치수를 가지고, 길이가 적어도 12㎛이고, 두께가 1.5㎛ 이하이며, 폭이 1㎛ 이하이고, 상기 다수의 도전성 가융 링크들은 30mA 이상의 전류 용량을 가짐 - 을 포함하는 레이저 퓨즈를 포함하고,
    상기 레이저 퓨즈는 상기 IC 칩의 최종 금속 레벨에 위치하고,
    상기 레이저 퓨즈의 일측은 상기 IC 칩의 기능부에 접속되며,
    상기 레이저 퓨즈의 나머지 일측은 상기 IC 칩의 전원 버스에 접속되는 것인 집적 회로(IC) 칩.
  10. 제9항의 IC 칩을 프로그래밍하기 위한 방법으로서,
    0.5μJ에서 2.5μJ 범위의 에너지 레벨을 갖는 적어도 하나의 레이저 빔을 상기 레이저 퓨즈에 인가하는 것을 포함하는 IC 칩의 프로그래밍 방법.
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