JP2000268699A - フューズ回路 - Google Patents
フューズ回路Info
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Abstract
(57)【要約】
【課題】本発明は、レーザ切断型リダンダンシィ回路に
おけるフューズ回路において、カット時にフューズ電極
の溶融蒸発にともなって発生する気化エネルギーの、隣
接するフューズ電極への影響を減少できるようにするこ
とを最も主要な特徴とする。 【解決手段】たとえば、各フューズ電極１３ａ，１３
ｂ，１３ｃ，１３ｄの相互間の、層間絶縁膜１４にそれ
ぞれ開孔部１５を設ける。この開孔部１５によって、レ
ーザ光線１６の照射によりフューズ電極１３ｂを切断し
ようとする際の、フューズ電極１３ｂの溶融蒸発にとも
なって発生する気化エネルギー１９の一部を、隣接する
フューズ電極１３ａ，１３ｃとは異なる方向へ逃がすこ
とが可能な構成となっている。
おけるフューズ回路において、カット時にフューズ電極
の溶融蒸発にともなって発生する気化エネルギーの、隣
接するフューズ電極への影響を減少できるようにするこ
とを最も主要な特徴とする。 【解決手段】たとえば、各フューズ電極１３ａ，１３
ｂ，１３ｃ，１３ｄの相互間の、層間絶縁膜１４にそれ
ぞれ開孔部１５を設ける。この開孔部１５によって、レ
ーザ光線１６の照射によりフューズ電極１３ｂを切断し
ようとする際の、フューズ電極１３ｂの溶融蒸発にとも
なって発生する気化エネルギー１９の一部を、隣接する
フューズ電極１３ａ，１３ｃとは異なる方向へ逃がすこ
とが可能な構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、フューズ回路に
関するもので、特に、半導体メモリ素子におけるレーザ
切断型リダンダンシィ回路に用いられるものである。
関するもので、特に、半導体メモリ素子におけるレーザ
切断型リダンダンシィ回路に用いられるものである。
【０００２】
【従来の技術】従来より、半導体メモリ素子には、異常
なメモリセルによるアクセス不良を救済する目的で、リ
ダンダンシィ回路が設けられている。特に、ＤＲＡＭ
（Dynamic Random Access Memory）などにおいては、フ
ューズ電極をレーザ光線により焼き切る（切断する）こ
とによって、異常ありと診断されたセルへのアクセスを
禁止するとともに、代替用の正常なセルへのアクセスを
可能にする、いわゆる、レーザ切断型のリダンダンシィ
回路が広く利用されている。
なメモリセルによるアクセス不良を救済する目的で、リ
ダンダンシィ回路が設けられている。特に、ＤＲＡＭ
（Dynamic Random Access Memory）などにおいては、フ
ューズ電極をレーザ光線により焼き切る（切断する）こ
とによって、異常ありと診断されたセルへのアクセスを
禁止するとともに、代替用の正常なセルへのアクセスを
可能にする、いわゆる、レーザ切断型のリダンダンシィ
回路が広く利用されている。
【０００３】このレーザ切断型のリダンダンシィ回路の
場合、フューズ電極を切断する際に、フューズ電極の溶
融蒸発にともなって、周囲の層間絶縁膜が吹き飛ばされ
る現象が見られる。
場合、フューズ電極を切断する際に、フューズ電極の溶
融蒸発にともなって、周囲の層間絶縁膜が吹き飛ばされ
る現象が見られる。
【０００４】従来は、フューズ電極を、他の回路で使用
されるゲート電極と同時に形成するようにしていた。と
ころが、これまでのフューズ構造では、フューズ電極の
間隔（フューズピッチ）が、その他の回路で使用される
デザインルールに比較してかなり緩いルールとなってい
た。そのため、レーザ光線を用いたフューズ電極の切断
（フューズカット）において、さほど大きな問題は生じ
ていなかった。
されるゲート電極と同時に形成するようにしていた。と
ころが、これまでのフューズ構造では、フューズ電極の
間隔（フューズピッチ）が、その他の回路で使用される
デザインルールに比較してかなり緩いルールとなってい
た。そのため、レーザ光線を用いたフューズ電極の切断
（フューズカット）において、さほど大きな問題は生じ
ていなかった。
【０００５】しかしながら、近年、製品の微細化にとも
なって、フューズピッチも狭くなってきている。また、
微細化にともなう、多層配線構造などの採用によって、
フューズ電極上の層間絶縁膜が厚くなってくると、層間
絶縁膜が吹き飛ばされたときの、切断する予定のないフ
ューズ電極への影響が懸念されてくる。
なって、フューズピッチも狭くなってきている。また、
微細化にともなう、多層配線構造などの採用によって、
フューズ電極上の層間絶縁膜が厚くなってくると、層間
絶縁膜が吹き飛ばされたときの、切断する予定のないフ
ューズ電極への影響が懸念されてくる。
【０００６】すなわち、デザインルールの微細化が進
み、フューズ電極１０１のピッチがレーザ光線１０２の
波長（たとえば、１０９０ｎｍ）の２倍（約１μｍ）程
度にまで近づいてくる（図７（ａ）参照）と、フューズ
電極１０１が溶融蒸発する際の気化エネルギー１０３の
一部が、これまでより近くなった隣接するフューズ電極
１０１’に影響を与え、最悪の場合にはマイクロクラッ
クを発生させる可能性がでてくる（図７（ｂ）参照）。
み、フューズ電極１０１のピッチがレーザ光線１０２の
波長（たとえば、１０９０ｎｍ）の２倍（約１μｍ）程
度にまで近づいてくる（図７（ａ）参照）と、フューズ
電極１０１が溶融蒸発する際の気化エネルギー１０３の
一部が、これまでより近くなった隣接するフューズ電極
１０１’に影響を与え、最悪の場合にはマイクロクラッ
クを発生させる可能性がでてくる（図７（ｂ）参照）。
【０００７】この気化エネルギー１０３は、フューズ電
極１０１上の層間絶縁膜１０４を吹き飛ばすように作用
するとともに、その一部が、半導体基板１０５とフュー
ズ電極１０１との間に設けられる絶縁膜１０６と、その
上の層間絶縁膜１０４との間を伝わると考えられてお
り、この絶縁膜１０６と層間絶縁膜１０４との間を伝播
されて、隣接するフューズ電極１０１’に辿り着く気化
エネルギー１０３が、今後の微細化に向けて大きな障害
になることが判明している。
極１０１上の層間絶縁膜１０４を吹き飛ばすように作用
するとともに、その一部が、半導体基板１０５とフュー
ズ電極１０１との間に設けられる絶縁膜１０６と、その
上の層間絶縁膜１０４との間を伝わると考えられてお
り、この絶縁膜１０６と層間絶縁膜１０４との間を伝播
されて、隣接するフューズ電極１０１’に辿り着く気化
エネルギー１０３が、今後の微細化に向けて大きな障害
になることが判明している。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、デザインルールの微細化が進むにつれて、
フューズカット時に、フューズ電極が溶融蒸発する際の
気化エネルギーが、隣接するフューズ電極に影響を与え
ることが懸念されていた。
においては、デザインルールの微細化が進むにつれて、
フューズカット時に、フューズ電極が溶融蒸発する際の
気化エネルギーが、隣接するフューズ電極に影響を与え
ることが懸念されていた。
【０００９】そこで、この発明は、フューズ電極の溶融
蒸発にともなって発生する気化エネルギーの、隣接する
フューズ電極への影響を減少でき、マイクロクラックの
発生を防止することが可能なフューズ回路を提供するこ
とを目的としている。
蒸発にともなって発生する気化エネルギーの、隣接する
フューズ電極への影響を減少でき、マイクロクラックの
発生を防止することが可能なフューズ回路を提供するこ
とを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のフューズ回路にあっては、半導体基板
上の一部に、第１の絶縁膜を介して、互いに平行に設け
られた複数のフューズ電極と、各フューズ電極の相互間
に、それぞれ、第２の絶縁膜を介して設けられた緩衝用
機構部とから構成されている。
めに、この発明のフューズ回路にあっては、半導体基板
上の一部に、第１の絶縁膜を介して、互いに平行に設け
られた複数のフューズ電極と、各フューズ電極の相互間
に、それぞれ、第２の絶縁膜を介して設けられた緩衝用
機構部とから構成されている。
【００１１】この発明のフューズ回路によれば、フュー
ズ電極の溶融蒸発にともなって発生する気化エネルギー
の、隣接するフューズ電極への伝播を減衰できるように
なる。これにより、切断する予定のないフューズ電極に
対する、層間絶縁膜の爆発による圧力ダメージなどを最
小限に食い止めることが可能となるものである。
ズ電極の溶融蒸発にともなって発生する気化エネルギー
の、隣接するフューズ電極への伝播を減衰できるように
なる。これにより、切断する予定のないフューズ電極に
対する、層間絶縁膜の爆発による圧力ダメージなどを最
小限に食い止めることが可能となるものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる、レーザ切断型リダンダンシィ回路
におけるフューズ回路の構成を概略的に示すものであ
る。なお、同図（ａ）はフューズ回路の平面図であり、
同図（ｂ）は同じくＩＢ−ＩＢ線に沿う断面図である。
また、ここでは、ＤＲＡＭにおいて、ロウアドレス・レ
コーダとメモリセル・アレイとの間に設けられる場合を
例に説明する。
の実施形態にかかる、レーザ切断型リダンダンシィ回路
におけるフューズ回路の構成を概略的に示すものであ
る。なお、同図（ａ）はフューズ回路の平面図であり、
同図（ｂ）は同じくＩＢ−ＩＢ線に沿う断面図である。
また、ここでは、ＤＲＡＭにおいて、ロウアドレス・レ
コーダとメモリセル・アレイとの間に設けられる場合を
例に説明する。
【００１４】このフューズ回路は、たとえば、ＤＲＡＭ
を形成するための半導体基板１１上の一部に、下地絶縁
膜（第１の絶縁膜）１２を介して、複数のフューズ電極
１３が互いに平行に設けられている。そして、各フュー
ズ電極１３の周囲が層間絶縁膜（第２の絶縁膜）１４に
よって覆われるとともに、各フューズ電極１３の相互間
の、上記層間絶縁膜１４にそれぞれ空間的障壁（緩衝用
機構部）としての開孔部（単一の開孔部）１５が設けら
れてなる構成されている。
を形成するための半導体基板１１上の一部に、下地絶縁
膜（第１の絶縁膜）１２を介して、複数のフューズ電極
１３が互いに平行に設けられている。そして、各フュー
ズ電極１３の周囲が層間絶縁膜（第２の絶縁膜）１４に
よって覆われるとともに、各フューズ電極１３の相互間
の、上記層間絶縁膜１４にそれぞれ空間的障壁（緩衝用
機構部）としての開孔部（単一の開孔部）１５が設けら
れてなる構成されている。
【００１５】下地絶縁膜１２は、ＤＲＡＭにおける他の
集積回路（図示していない）の形成において、いくつか
の工程で用いられる各種絶縁膜の複合膜であり、たとえ
ば、１．２μｍ程度の厚さで設けられる。
集積回路（図示していない）の形成において、いくつか
の工程で用いられる各種絶縁膜の複合膜であり、たとえ
ば、１．２μｍ程度の厚さで設けられる。
【００１６】フューズ電極１３は、ＤＲＡＭにおける他
の集積回路の形成において、たとえば、１層目の配線
（図示していない）の形成に用いられる配線材料（Ａｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕなど）を用いて形成さ
れ、０．１７５μｍ製品のデザインルールによって、そ
れぞれ、２．０μｍ（１．７５〜１．８μｍ程度）のフ
ューズピッチＦＰで設けられる。
の集積回路の形成において、たとえば、１層目の配線
（図示していない）の形成に用いられる配線材料（Ａｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕなど）を用いて形成さ
れ、０．１７５μｍ製品のデザインルールによって、そ
れぞれ、２．０μｍ（１．７５〜１．８μｍ程度）のフ
ューズピッチＦＰで設けられる。
【００１７】層間絶縁膜１４は、ＤＲＡＭにおける他の
集積回路の形成において、ある工程で用いられるＳｉＯ
2 膜によって形成され、たとえば、上記フューズ電極１
３上の厚さが１５００オングストローム程度となるよう
に設けられる。
集積回路の形成において、ある工程で用いられるＳｉＯ
2 膜によって形成され、たとえば、上記フューズ電極１
３上の厚さが１５００オングストローム程度となるよう
に設けられる。
【００１８】開孔部１５は、上記フューズ電極１３のカ
ット時に、レーザ光線１６の照射をうけて上記フューズ
電極１３が溶融蒸発する際に発生する気化エネルギー
（溶融エネルギー）を逃がし、該気化エネルギーの、隣
接するフューズ電極１３への伝播を減衰させるためのガ
ス抜き空間であって、たとえば、０．３５μｍ以下の溝
幅ＧＷを有してそれぞれ形成される。
ット時に、レーザ光線１６の照射をうけて上記フューズ
電極１３が溶融蒸発する際に発生する気化エネルギー
（溶融エネルギー）を逃がし、該気化エネルギーの、隣
接するフューズ電極１３への伝播を減衰させるためのガ
ス抜き空間であって、たとえば、０．３５μｍ以下の溝
幅ＧＷを有してそれぞれ形成される。
【００１９】この場合、上記開孔部１５の溝幅ＧＷは、
ＤＲＡＭにおける他の集積回路の形成において、たとえ
ば、２層目の配線（図示していない）の形成に用いられ
る配線材料（Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕな
ど）による埋め込みが不可能なサイズ、すなわち、デザ
インルールの最小値以下の寸法で設けられる。
ＤＲＡＭにおける他の集積回路の形成において、たとえ
ば、２層目の配線（図示していない）の形成に用いられ
る配線材料（Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕな
ど）による埋め込みが不可能なサイズ、すなわち、デザ
インルールの最小値以下の寸法で設けられる。
【００２０】レーザ光線１６は、たとえば、波長が約１
０９０ｎｍとされ、１．６μｍ（〜３．５μｍ）程度の
先端ビーム径を有している。
０９０ｎｍとされ、１．６μｍ（〜３．５μｍ）程度の
先端ビーム径を有している。
【００２１】次に、図２を参照して、上記した構成の、
フューズ回路を形成するための製造方法について説明す
る。
フューズ回路を形成するための製造方法について説明す
る。
【００２２】先ず、ＤＲＡＭを形成するための各工程に
ともなって、半導体基板１１上のフューズ回路の形成部
に下地絶縁膜１２を形成する。
ともなって、半導体基板１１上のフューズ回路の形成部
に下地絶縁膜１２を形成する。
【００２３】次いで、ＤＲＡＭの１層目の配線を形成す
る際に、上記下地絶縁膜１２上にも、ＤＲＡＭの１層目
の配線を形成するための配線材料を形成するとともに、
たとえば、その配線材料を１層目の配線の形成と同時に
パターニングして、フューズ電極１３をそれぞれ形成す
る。
る際に、上記下地絶縁膜１２上にも、ＤＲＡＭの１層目
の配線を形成するための配線材料を形成するとともに、
たとえば、その配線材料を１層目の配線の形成と同時に
パターニングして、フューズ電極１３をそれぞれ形成す
る。
【００２４】次いで、ＤＲＡＭの１層目の配線上に形成
される、４５００オングストローム程度の厚さの層間絶
縁膜１４を全面に形成した後、フューズ回路の形成部に
おける上記層間絶縁膜１４上に、開孔部１５を形成する
ためのレジストパターン１７を形成する。
される、４５００オングストローム程度の厚さの層間絶
縁膜１４を全面に形成した後、フューズ回路の形成部に
おける上記層間絶縁膜１４上に、開孔部１５を形成する
ためのレジストパターン１７を形成する。
【００２５】次いで、そのレジストパターン１７にした
がって上記層間絶縁膜１４をエッチングすることによ
り、各フューズ電極１３の相互間における上記層間絶縁
膜１４を一部で分割するようにして、それぞれ、０．３
５μｍ以下の溝幅ＧＷを有する開孔部１５を形成する
（以上、同図（ａ）参照）。
がって上記層間絶縁膜１４をエッチングすることによ
り、各フューズ電極１３の相互間における上記層間絶縁
膜１４を一部で分割するようにして、それぞれ、０．３
５μｍ以下の溝幅ＧＷを有する開孔部１５を形成する
（以上、同図（ａ）参照）。
【００２６】次いで、上記レジストパターン１７を剥離
して除去した後、ＤＲＡＭの２層目の配線を形成する際
に、全面に、その２層目の配線を形成するための配線材
料１８を堆積する（同図（ｂ）参照）。このとき、各開
孔部１５の溝幅ＧＷは、いずれもデザインルールの最小
値以下であるため、各開孔部１５内が配線材料１８によ
って完全に埋め込まれることはない。
して除去した後、ＤＲＡＭの２層目の配線を形成する際
に、全面に、その２層目の配線を形成するための配線材
料１８を堆積する（同図（ｂ）参照）。このとき、各開
孔部１５の溝幅ＧＷは、いずれもデザインルールの最小
値以下であるため、各開孔部１５内が配線材料１８によ
って完全に埋め込まれることはない。
【００２７】しかる後、上記フューズ電極１３上におけ
る、上記層間絶縁膜１４の厚さが１５００オングストロ
ーム程度となるように、図示一点鎖線（IIＢ−IIＢ）の
部分まで、上記配線材料１８および上記層間絶縁膜１４
をエッチバックし、上記配線材料１８を完全に除去す
る。こうして、上述の図１に示した構造のフューズ回路
が形成される。
る、上記層間絶縁膜１４の厚さが１５００オングストロ
ーム程度となるように、図示一点鎖線（IIＢ−IIＢ）の
部分まで、上記配線材料１８および上記層間絶縁膜１４
をエッチバックし、上記配線材料１８を完全に除去す
る。こうして、上述の図１に示した構造のフューズ回路
が形成される。
【００２８】なお、後の、ＤＲＡＭの表面保護膜などを
形成する際においても、各種の材料によって、各開孔部
１５内が配線材料１８によって完全に埋め込まれること
はない。
形成する際においても、各種の材料によって、各開孔部
１５内が配線材料１８によって完全に埋め込まれること
はない。
【００２９】このような構成によれば、たとえば図３に
示すように、レーザ光線１６の照射によりフューズ電極
１３ｂを切断しようとする際の、フューズ電極１３ｂの
溶融蒸発にともなって発生する気化エネルギー１９の一
部を、開孔部１５によって、隣接するフューズ電極１３
ａ，１３ｃとは異なる方向へ逃がすことが可能となる。
示すように、レーザ光線１６の照射によりフューズ電極
１３ｂを切断しようとする際の、フューズ電極１３ｂの
溶融蒸発にともなって発生する気化エネルギー１９の一
部を、開孔部１５によって、隣接するフューズ電極１３
ａ，１３ｃとは異なる方向へ逃がすことが可能となる。
【００３０】これにより、隣接するフューズ電極１３
ａ，１３ｃへの、気化エネルギー１９の伝播を減衰でき
るようになる結果、切断する予定のないフューズ電極１
３ａ，１３ｃに対する、層間絶縁膜１４の爆発による圧
力ダメージなどを最小限に食い止めることが可能とな
る。
ａ，１３ｃへの、気化エネルギー１９の伝播を減衰でき
るようになる結果、切断する予定のないフューズ電極１
３ａ，１３ｃに対する、層間絶縁膜１４の爆発による圧
力ダメージなどを最小限に食い止めることが可能とな
る。
【００３１】したがって、微細化にともなう、フューズ
電極１３ｂのカット時における気化エネルギー１９によ
る、隣接するフューズ電極１３ａ，１３ｃへの影響を減
少でき、マイクロクラックの発生を防止することが可能
となるなど、切断する予定のないフューズ電極１３ａ，
１３ｃ，１３ｄの安全性を確保できるものである。
電極１３ｂのカット時における気化エネルギー１９によ
る、隣接するフューズ電極１３ａ，１３ｃへの影響を減
少でき、マイクロクラックの発生を防止することが可能
となるなど、切断する予定のないフューズ電極１３ａ，
１３ｃ，１３ｄの安全性を確保できるものである。
【００３２】なお、上記開孔部１５としては、上述した
ように、単一の開孔部からなるものに限らず、たとえ
ば、下地絶縁膜１２に達する複数のコンタクトホール
（開孔）を並べてなるものであっても良い。
ように、単一の開孔部からなるものに限らず、たとえ
ば、下地絶縁膜１２に達する複数のコンタクトホール
（開孔）を並べてなるものであっても良い。
【００３３】また、フューズ電極のカット時に発生する
気化エネルギーの、隣接するフューズ電極への伝播を減
衰させるための緩衝用機構部としては、開孔部からなる
空間的障壁に限らず、たとえば、層間絶縁膜とは異なる
物質を埋め込んでなる物理的障壁によっても実現するこ
とが可能である。
気化エネルギーの、隣接するフューズ電極への伝播を減
衰させるための緩衝用機構部としては、開孔部からなる
空間的障壁に限らず、たとえば、層間絶縁膜とは異なる
物質を埋め込んでなる物理的障壁によっても実現するこ
とが可能である。
【００３４】（第２の実施形態）図４は、本発明の第２
の実施形態にかかる、レーザ切断型リダンダンシィ回路
におけるフューズ回路の構成を概略的に示すものであ
る。なお、同図（ａ）はフューズ回路の平面図であり、
同図（ｂ）は同じくIVＢ−IVＢ線に沿う断面図である。
また、ここでは、ＤＲＡＭにおいて、ロウアドレス・レ
コーダとメモリセル・アレイとの間に設けられる場合を
例に説明する。
の実施形態にかかる、レーザ切断型リダンダンシィ回路
におけるフューズ回路の構成を概略的に示すものであ
る。なお、同図（ａ）はフューズ回路の平面図であり、
同図（ｂ）は同じくIVＢ−IVＢ線に沿う断面図である。
また、ここでは、ＤＲＡＭにおいて、ロウアドレス・レ
コーダとメモリセル・アレイとの間に設けられる場合を
例に説明する。
【００３５】このフューズ回路は、たとえば、ＤＲＡＭ
を形成するための半導体基板２１上の一部に、下地絶縁
膜（第１の絶縁膜）２２を介して、複数のフューズ電極
２３が互いに平行に設けられている。そして、各フュー
ズ電極２３の周囲が層間絶縁膜（第２の絶縁膜）２４に
よって覆われるとともに、各フューズ電極２３の相互間
の、上記層間絶縁膜２４にそれぞれ物理的障壁（緩衝用
機構部）としての緩衝部２５が設けられてなる構成され
ている。
を形成するための半導体基板２１上の一部に、下地絶縁
膜（第１の絶縁膜）２２を介して、複数のフューズ電極
２３が互いに平行に設けられている。そして、各フュー
ズ電極２３の周囲が層間絶縁膜（第２の絶縁膜）２４に
よって覆われるとともに、各フューズ電極２３の相互間
の、上記層間絶縁膜２４にそれぞれ物理的障壁（緩衝用
機構部）としての緩衝部２５が設けられてなる構成され
ている。
【００３６】下地絶縁膜２２は、ＤＲＡＭにおける他の
集積回路（図示していない）の形成において、いくつか
の工程で用いられる各種絶縁膜の複合膜であり、たとえ
ば、１．２μｍ程度の厚さで設けられる。
集積回路（図示していない）の形成において、いくつか
の工程で用いられる各種絶縁膜の複合膜であり、たとえ
ば、１．２μｍ程度の厚さで設けられる。
【００３７】フューズ電極２３は、ＤＲＡＭにおける他
の集積回路の形成において、たとえば、１層目の配線
（図示していない）の形成に用いられる配線材料（Ａｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕなど）を用いて形成さ
れ、０．１７５μｍ製品のデザインルールによって、そ
れぞれ、２．０μｍ（１．７５〜１．８μｍ程度）のフ
ューズピッチＦＰで設けられる。
の集積回路の形成において、たとえば、１層目の配線
（図示していない）の形成に用いられる配線材料（Ａｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕなど）を用いて形成さ
れ、０．１７５μｍ製品のデザインルールによって、そ
れぞれ、２．０μｍ（１．７５〜１．８μｍ程度）のフ
ューズピッチＦＰで設けられる。
【００３８】層間絶縁膜２４は、ＤＲＡＭにおける他の
集積回路の形成において、ある工程で用いられるＳｉＯ
2 膜によって形成され、たとえば、上記フューズ電極２
３上の厚さが１５００オングストローム程度となるよう
に設けられる。
集積回路の形成において、ある工程で用いられるＳｉＯ
2 膜によって形成され、たとえば、上記フューズ電極２
３上の厚さが１５００オングストローム程度となるよう
に設けられる。
【００３９】緩衝部２５は、レーザ光線２６の照射をう
けて溶融蒸発する、上記フューズ電極２３のカット時に
発生する気化エネルギー（溶融エネルギー）の直接的な
伝播を阻止し、該気化エネルギーの、隣接するフューズ
電極２３への伝播を減衰させるためのものであって、た
とえば、０．３５μｍ以上の溝幅を有する開孔部２５ａ
内に緩衝材を埋め込むことによりそれぞれ形成される。
けて溶融蒸発する、上記フューズ電極２３のカット時に
発生する気化エネルギー（溶融エネルギー）の直接的な
伝播を阻止し、該気化エネルギーの、隣接するフューズ
電極２３への伝播を減衰させるためのものであって、た
とえば、０．３５μｍ以上の溝幅を有する開孔部２５ａ
内に緩衝材を埋め込むことによりそれぞれ形成される。
【００４０】この場合、ＤＲＡＭにおける他の集積回路
の形成において、たとえば、２層目の配線（図示してい
ない）の形成に用いられる配線材料（Ａｌ−Ｃｕ、Ａｌ
−Ｓｉ−Ｃｕ、Ｃｕなど）が緩衝材として用いられ、該
配線材料の埋め込みが容易なように、各開孔部２５ａの
溝幅は適当な大きさ（埋め込みプロセス能力から算出さ
れる寸法）を有して設けられる。
の形成において、たとえば、２層目の配線（図示してい
ない）の形成に用いられる配線材料（Ａｌ−Ｃｕ、Ａｌ
−Ｓｉ−Ｃｕ、Ｃｕなど）が緩衝材として用いられ、該
配線材料の埋め込みが容易なように、各開孔部２５ａの
溝幅は適当な大きさ（埋め込みプロセス能力から算出さ
れる寸法）を有して設けられる。
【００４１】たとえば、開孔部２５ａの溝幅、すなわ
ち、緩衝部２５の幅Ｗは、フューズピッチＦＰ−レーザ
光線２６の先端ビーム径≦開孔部２５ａの溝幅（この場
合、約０．４０μｍ）となるように設けるのが望まし
い。
ち、緩衝部２５の幅Ｗは、フューズピッチＦＰ−レーザ
光線２６の先端ビーム径≦開孔部２５ａの溝幅（この場
合、約０．４０μｍ）となるように設けるのが望まし
い。
【００４２】レーザ光線２６は、たとえば、波長が約１
０９０ｎｍとされ、１．６μｍ（〜３．５μｍ）程度の
先端ビーム径を有している。
０９０ｎｍとされ、１．６μｍ（〜３．５μｍ）程度の
先端ビーム径を有している。
【００４３】次に、図５を参照して、上記した構成の、
フューズ回路を形成するための製造方法について説明す
る。
フューズ回路を形成するための製造方法について説明す
る。
【００４４】先ず、ＤＲＡＭを形成するための各工程に
ともなって、半導体基板２１上のフューズ回路の形成部
に下地絶縁膜２２を形成する。
ともなって、半導体基板２１上のフューズ回路の形成部
に下地絶縁膜２２を形成する。
【００４５】次いで、ＤＲＡＭの１層目の配線を形成す
る際に、上記下地絶縁膜２２上にも、ＤＲＡＭの１層目
の配線を形成するための配線材料を形成するとともに、
たとえば、その配線材料を１層目の配線の形成と同時に
パターニングして、フューズ電極２３をそれぞれ形成す
る。
る際に、上記下地絶縁膜２２上にも、ＤＲＡＭの１層目
の配線を形成するための配線材料を形成するとともに、
たとえば、その配線材料を１層目の配線の形成と同時に
パターニングして、フューズ電極２３をそれぞれ形成す
る。
【００４６】次いで、ＤＲＡＭの１層目の配線上に形成
される、４５００オングストローム程度の厚さの層間絶
縁膜２４を全面に形成した後、フューズ回路の形成部に
おける上記層間絶縁膜２４上に、開孔部２５ａを形成す
るためのレジストパターン２７を形成する。
される、４５００オングストローム程度の厚さの層間絶
縁膜２４を全面に形成した後、フューズ回路の形成部に
おける上記層間絶縁膜２４上に、開孔部２５ａを形成す
るためのレジストパターン２７を形成する。
【００４７】次いで、そのレジストパターン２７にした
がって上記層間絶縁膜２４をエッチングすることによ
り、各フューズ電極２３の相互間における上記層間絶縁
膜２４を一部で分割するようにして、それぞれ、０．４
０μｍ程度の溝幅を有する開孔部２５ａを形成する（以
上、同図（ａ）参照）。
がって上記層間絶縁膜２４をエッチングすることによ
り、各フューズ電極２３の相互間における上記層間絶縁
膜２４を一部で分割するようにして、それぞれ、０．４
０μｍ程度の溝幅を有する開孔部２５ａを形成する（以
上、同図（ａ）参照）。
【００４８】次いで、上記レジストパターン２７を剥離
して除去した後、ＤＲＡＭの２層目の配線を形成する際
に、全面に、その２層目の配線を形成するための配線材
料２５’を堆積する（同図（ｂ）参照）。このとき、各
開孔部２５ａ内が配線材料２５’によって完全に埋め込
まれるようにする。
して除去した後、ＤＲＡＭの２層目の配線を形成する際
に、全面に、その２層目の配線を形成するための配線材
料２５’を堆積する（同図（ｂ）参照）。このとき、各
開孔部２５ａ内が配線材料２５’によって完全に埋め込
まれるようにする。
【００４９】しかる後、上記フューズ電極２３上におけ
る、上記層間絶縁膜２４の厚さが１５００オングストロ
ーム程度となるように、図示一点鎖線（ＶＢ−ＶＢ）の
部分まで、上記配線材料２５’および上記層間絶縁膜２
４をエッチバックし、各開孔部２５ａ内に配線材料２
５’からなる緩衝材を埋め込んでなる緩衝部２５を形成
する。こうして、上述の図４に示した構造のフューズ回
路が形成される。
る、上記層間絶縁膜２４の厚さが１５００オングストロ
ーム程度となるように、図示一点鎖線（ＶＢ−ＶＢ）の
部分まで、上記配線材料２５’および上記層間絶縁膜２
４をエッチバックし、各開孔部２５ａ内に配線材料２
５’からなる緩衝材を埋め込んでなる緩衝部２５を形成
する。こうして、上述の図４に示した構造のフューズ回
路が形成される。
【００５０】このような構成によれば、たとえば図６に
示すように、レーザ光線２６の照射によりフューズ電極
２３ｂを切断しようとする際の、フューズ電極２３ｂの
溶融蒸発にともなって発生する気化エネルギー２８の一
部が、緩衝部２５によって、隣接するフューズ電極２３
ａ，２３ｃ方向へ直接的に伝播されるのを阻止すること
が可能となる。
示すように、レーザ光線２６の照射によりフューズ電極
２３ｂを切断しようとする際の、フューズ電極２３ｂの
溶融蒸発にともなって発生する気化エネルギー２８の一
部が、緩衝部２５によって、隣接するフューズ電極２３
ａ，２３ｃ方向へ直接的に伝播されるのを阻止すること
が可能となる。
【００５１】これにより、隣接するフューズ電極２３
ａ，２３ｃへの、気化エネルギー２８の伝播を減衰でき
るようになる結果、切断する予定のないフューズ電極２
３ａ，２３ｃに対する、層間絶縁膜２４の爆発による圧
力ダメージなどを最小限に食い止めることが可能とな
る。
ａ，２３ｃへの、気化エネルギー２８の伝播を減衰でき
るようになる結果、切断する予定のないフューズ電極２
３ａ，２３ｃに対する、層間絶縁膜２４の爆発による圧
力ダメージなどを最小限に食い止めることが可能とな
る。
【００５２】したがって、微細化にともなう、フューズ
電極２３ｂのカット時における気化エネルギー２８によ
る、隣接するフューズ電極２３ａ，２３ｃへの影響を減
少でき、マイクロクラックの発生を防止することが可能
となるなど、切断する予定のないフューズ電極２３ａ，
２３ｃ，２３ｄの安全性を確保できるものである。
電極２３ｂのカット時における気化エネルギー２８によ
る、隣接するフューズ電極２３ａ，２３ｃへの影響を減
少でき、マイクロクラックの発生を防止することが可能
となるなど、切断する予定のないフューズ電極２３ａ，
２３ｃ，２３ｄの安全性を確保できるものである。
【００５３】なお、２層目の配線材料とは異なる物質を
コンタクトホール内に埋め込んでなるプラグ構造によっ
ても、同様の効果が期待できる。
コンタクトホール内に埋め込んでなるプラグ構造によっ
ても、同様の効果が期待できる。
【００５４】上記したように、いずれの実施形態におい
ても、フューズ電極の溶融蒸発にともなって発生する気
化エネルギーの、隣接するフューズ電極への伝播を減衰
できるようになる結果、フューズピッチをさらに微細化
でき、製品全体の微細化を達成するのに非常に有用であ
る。
ても、フューズ電極の溶融蒸発にともなって発生する気
化エネルギーの、隣接するフューズ電極への伝播を減衰
できるようになる結果、フューズピッチをさらに微細化
でき、製品全体の微細化を達成するのに非常に有用であ
る。
【００５５】なお、上述の各実施形態においては、１層
目の配線および２層目の配線の形成に、それぞれ、配線
材料としてＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕを用い
る場合を例に説明したが、これに限らず、たとえばポリ
シリコン、ポリサイド、または、タングステンなどを用
いることも可能である。
目の配線および２層目の配線の形成に、それぞれ、配線
材料としてＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ｃｕを用い
る場合を例に説明したが、これに限らず、たとえばポリ
シリコン、ポリサイド、または、タングステンなどを用
いることも可能である。
【００５６】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００５７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、フューズ電極の溶融蒸発にともなって発生する気化
エネルギーの、隣接するフューズ電極への影響を減少で
き、マイクロクラックの発生を防止することが可能なフ
ューズ回路を提供できる。
ば、フューズ電極の溶融蒸発にともなって発生する気化
エネルギーの、隣接するフューズ電極への影響を減少で
き、マイクロクラックの発生を防止することが可能なフ
ューズ回路を提供できる。
【図１】この発明の第１の実施形態にかかる、レーザ切
断型リダンダンシィ回路におけるフューズ回路の構成例
を示す概略図。
断型リダンダンシィ回路におけるフューズ回路の構成例
を示す概略図。
【図２】同じく、かかるフューズ回路の製造方法につい
て説明するために示す概略断面図。
て説明するために示す概略断面図。
【図３】同じく、フューズ回路の特徴を説明するために
示す概略断面図。
示す概略断面図。
【図４】この発明の第２の実施形態にかかる、レーザ切
断型リダンダンシィ回路におけるフューズ回路の構成例
を示す概略図。
断型リダンダンシィ回路におけるフューズ回路の構成例
を示す概略図。
【図５】同じく、かかるフューズ回路の製造方法につい
て説明するために示す概略断面図。
て説明するために示す概略断面図。
【図６】同じく、フューズ回路の特徴を説明するために
示す概略断面図。
示す概略断面図。
【図７】従来技術とその問題点を説明するために示す、
レーザ切断型リダンダンシィ回路におけるフューズ回路
の概略断面図。
レーザ切断型リダンダンシィ回路におけるフューズ回路
の概略断面図。
１１…半導体基板 １２…下地絶縁膜 １３，１３ａ，１３ｂ，１３ｃ，１３ｄ…フューズ電極 １４…層間絶縁膜 １５…開孔部 １６…レーザ光線 １７…レジストパターン １８…配線材料 １９…気化エネルギー ＦＰ…フューズピッチ ＧＷ…開孔部の溝幅 ２１…半導体基板 ２２…下地絶縁膜 ２３，２３ａ，２３ｂ，２３ｃ，２３ｄ…フューズ電極 ２４…層間絶縁膜 ２５…緩衝部 ２５ａ…開孔部 ２５’…配線材料 ２６…レーザ光線 ２７…レジストパターン ２８…気化エネルギー ＦＰ…フューズピッチ Ｗ…緩衝部の幅
Claims (5)
- 【請求項１】 半導体基板上の一部に、第１の絶縁膜を
介して、互いに平行に設けられた複数のフューズ電極
と、 各フューズ電極の相互間に、それぞれ、第２の絶縁膜を
介して設けられた緩衝用機構部とを具備したことを特徴
とするフューズ回路。 - 【請求項２】 前記緩衝用機構部は、前記フューズ電極
のカット時に発生する溶融エネルギーの、隣接するフュ
ーズ電極への伝播を減衰するための空間的障壁であるこ
とを特徴とする請求項１に記載のフューズ回路。 - 【請求項３】 前記緩衝用機構部は、前記フューズ電極
のカット時に発生する溶融エネルギーの、隣接するフュ
ーズ電極への伝播を減衰するための物理的障壁であるこ
とを特徴とする請求項１に記載のフューズ回路。 - 【請求項４】 前記物理的障壁は、前記フューズ電極間
における、前記第２の絶縁膜に緩衝材を埋設してなるこ
とを特徴とする請求項３に記載のフューズ回路。 - 【請求項５】 前記緩衝材は、前記半導体基板上に形成
される集積回路の、配線の形成に用いられる配線材料か
らなることを特徴とする請求項４に記載のフューズ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073482A JP2000268699A (ja) | 1999-03-18 | 1999-03-18 | フューズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073482A JP2000268699A (ja) | 1999-03-18 | 1999-03-18 | フューズ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268699A true JP2000268699A (ja) | 2000-09-29 |
Family
ID=13519555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11073482A Pending JP2000268699A (ja) | 1999-03-18 | 1999-03-18 | フューズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000268699A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750529B2 (en) | 2001-07-25 | 2004-06-15 | Seiko Epson Corporation | Semiconductor devices including fuses and multiple insulation layers |
| US6876015B2 (en) | 2001-07-25 | 2005-04-05 | Seiko Epson Corporation | Semiconductor devices |
| CN100420015C (zh) * | 2001-07-25 | 2008-09-17 | 精工爱普生株式会社 | 半导体器件 |
| JP2009517875A (ja) * | 2005-11-30 | 2009-04-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高出力用途向けレーザ・ヒューズ構造体 |
| CN106098685A (zh) * | 2015-05-01 | 2016-11-09 | 精工半导体有限公司 | 半导体集成电路装置 |
-
1999
- 1999-03-18 JP JP11073482A patent/JP2000268699A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750529B2 (en) | 2001-07-25 | 2004-06-15 | Seiko Epson Corporation | Semiconductor devices including fuses and multiple insulation layers |
| US6876015B2 (en) | 2001-07-25 | 2005-04-05 | Seiko Epson Corporation | Semiconductor devices |
| CN100420015C (zh) * | 2001-07-25 | 2008-09-17 | 精工爱普生株式会社 | 半导体器件 |
| JP2009517875A (ja) * | 2005-11-30 | 2009-04-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高出力用途向けレーザ・ヒューズ構造体 |
| CN106098685A (zh) * | 2015-05-01 | 2016-11-09 | 精工半导体有限公司 | 半导体集成电路装置 |
| JP2016213293A (ja) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
| CN106098685B (zh) * | 2015-05-01 | 2020-12-01 | 艾普凌科有限公司 | 半导体集成电路装置 |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080812 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080924 |