JPH02186660A - 多層配線半導体装置 - Google Patents
多層配線半導体装置Info
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- JPH02186660A JPH02186660A JP1006317A JP631789A JPH02186660A JP H02186660 A JPH02186660 A JP H02186660A JP 1006317 A JP1006317 A JP 1006317A JP 631789 A JP631789 A JP 631789A JP H02186660 A JPH02186660 A JP H02186660A
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- JP
- Japan
- Prior art keywords
- fuse element
- semiconductor device
- polycrystalline silicon
- redundant circuit
- silicon film
- Prior art date
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- Pending
Links
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線半導体装置に関し、特に冗長回路用の
ヒユーズ素子を有する半導体記憶装置に関する。
ヒユーズ素子を有する半導体記憶装置に関する。
近年、半導体記憶装置は、記憶容量の増大とともに、チ
ップ内に冗長回路を有するものが作られるようになって
きた。これは、あらかじめ半導体チップ内に予備のメモ
リセルを形成しておき、不良のメモリセルを前述の予備
のメモリセルとおきかえることにより、本来、不良品と
なるべき半導体チップを良品として救済し歩留りを高め
ることを目的としたものである。
ップ内に冗長回路を有するものが作られるようになって
きた。これは、あらかじめ半導体チップ内に予備のメモ
リセルを形成しておき、不良のメモリセルを前述の予備
のメモリセルとおきかえることにより、本来、不良品と
なるべき半導体チップを良品として救済し歩留りを高め
ることを目的としたものである。
上で述べた予備のメモリセルの置きかえは、冗長回路を
機能させることで行うが、前述の冗長回路への切りかえ
は、一般に、回路内に設けられたヒユーズ素子を溶断す
ることにより実現される。
機能させることで行うが、前述の冗長回路への切りかえ
は、一般に、回路内に設けられたヒユーズ素子を溶断す
ることにより実現される。
ヒユーズ素子の溶断方法としては、一般に、外部からレ
ーザ等のビームを照射して溶断する方法が用いられてお
り、溶断部分はアルミニウムなどの金属膜よりも多結晶
シリコン膜などで形成されるのが普通である。
ーザ等のビームを照射して溶断する方法が用いられてお
り、溶断部分はアルミニウムなどの金属膜よりも多結晶
シリコン膜などで形成されるのが普通である。
第４図に冗長回路のヒユーズ素子を含む部分の回路図を
示す。信号ＲＥＤが、冗長回路への置き換えを促す信号
である。ヒユーズ素子の溶断を行う前は、信号Ａ１〜Ａ
４で選択されるアドレスは信号ＲＥＤが、“Ｈ”となら
ない為冗長回路への置換は行われない。一方、たとへば
ヒユーズ素子Ｆ１を溶断した場合、Ａ１で選択されるア
ドレスは、ＲＥＤが°°Ｈ″となる為、冗長回路への置
換が行なわれる。尚、図中、トランジスタ′■゛１は節
点Ｓのプリチャージ用トランジスタであり、信号Ｐ１は
プリチャージ信号である。
示す。信号ＲＥＤが、冗長回路への置き換えを促す信号
である。ヒユーズ素子の溶断を行う前は、信号Ａ１〜Ａ
４で選択されるアドレスは信号ＲＥＤが、“Ｈ”となら
ない為冗長回路への置換は行われない。一方、たとへば
ヒユーズ素子Ｆ１を溶断した場合、Ａ１で選択されるア
ドレスは、ＲＥＤが°°Ｈ″となる為、冗長回路への置
換が行なわれる。尚、図中、トランジスタ′■゛１は節
点Ｓのプリチャージ用トランジスタであり、信号Ｐ１は
プリチャージ信号である。
第３図（ａ）は半導体基板上に形成されたヒユーズ素子
のレイアウト図、第３図（１））は第３図（ａ＞のｘ−
ｘ′線に相当する部分て切断した半導体チップの断面図
である。図中、カバースルーホール３］０はヒユーズ素
子の溶断を行い易くする為にもうけられたものである。
のレイアウト図、第３図（１））は第３図（ａ＞のｘ−
ｘ′線に相当する部分て切断した半導体チップの断面図
である。図中、カバースルーホール３］０はヒユーズ素
子の溶断を行い易くする為にもうけられたものである。
上述した従来のヒユーズ素子は、多結晶シリコン膜の単
層構造となっている為に、冗長回路を使用しない場合、
節点Ｓのレベルを“Ｌ”に落とす際にどうしても抵抗が
ついてしまい、十分早く、節点Ｓのレベルを下けること
ができない。特にヒユーズ素子１本で、節点Ｓのレベル
を落とす様な場合、半導体装置の動作に重大な支障をき
たすという欠点があった。
層構造となっている為に、冗長回路を使用しない場合、
節点Ｓのレベルを“Ｌ”に落とす際にどうしても抵抗が
ついてしまい、十分早く、節点Ｓのレベルを下けること
ができない。特にヒユーズ素子１本で、節点Ｓのレベル
を落とす様な場合、半導体装置の動作に重大な支障をき
たすという欠点があった。
またこのような欠点を回避する為に第５図に示ず様なヒ
ユーズ素子溶断部の幅を広く取ったり、第６図に示す様
にヒュース溶断部を平行に複数本もうけることも考えら
れるか、このような手段なと、ヒユーズ素子の面積が大
きくなったり、溶断しにくくなるという不具合が生ずる
ので有効な解決策とはいえない。
ユーズ素子溶断部の幅を広く取ったり、第６図に示す様
にヒュース溶断部を平行に複数本もうけることも考えら
れるか、このような手段なと、ヒユーズ素子の面積が大
きくなったり、溶断しにくくなるという不具合が生ずる
ので有効な解決策とはいえない。
〔課題を解決する／′Ｓめの１−段〕
本発明の多層配線半導体装置は、少なくとも２つの層成
を箕にする配線材の積層膜を含むヒユーう素子を有する
というものである。
を箕にする配線材の積層膜を含むヒユーう素子を有する
というものである。
次に本発明について図面を参照して説明する。
第１図（ａ＞は本発明の第１の実施例を示すヒユーズ素
子のレイアウト図、第１図（ｂ）は第１図のｘ−ｘ′線
相当部で切断した半導体チップの断面図である。
子のレイアウト図、第１図（ｂ）は第１図のｘ−ｘ′線
相当部で切断した半導体チップの断面図である。
本実施例では、ヒユーズ素子か第１の多結晶シリコン膜
］０７とその」二に積層した第２の多結晶シリコ１ン）
模１０６の２層暢３青を有しているのて゛ヒユーズ素子
の電気抵抗の低減化を図ることかてきる。
］０７とその」二に積層した第２の多結晶シリコ１ン）
模１０６の２層暢３青を有しているのて゛ヒユーズ素子
の電気抵抗の低減化を図ることかてきる。
第２図（ａ）は本発明の第２の実施例を示すレイアウト
図、第２図（ｂ）は第２図（ａ）のＸＸ′線相線部当部
断した半導体チップの断面図である。
図、第２図（ｂ）は第２図（ａ）のＸＸ′線相線部当部
断した半導体チップの断面図である。
本実施例では、第１図（ｂ）の層間絶縁膜１０３を取り
除いた！１４造を有しており、レーザ照射による溶断を
行い易くしたものである。
除いた！１４造を有しており、レーザ照射による溶断を
行い易くしたものである。
なお、以上の説明において、多結晶シリコンの代りに金
属シリサイド膜を使用してもよい。
属シリサイド膜を使用してもよい。
以上説明したように本発明は冗長回路のヒユーズ素子を
多層構造にすることて、ヒユーズ素子の抵抗を低くし、
抵抗による信号の遅れを減らしめ、ひいては、デバイス
の特性を向上させることができるという効果がある。
多層構造にすることて、ヒユーズ素子の抵抗を低くし、
抵抗による信号の遅れを減らしめ、ひいては、デバイス
の特性を向上させることができるという効果がある。
第１図（ａ）は本発明の第コの実施例のヒユーズ素子を
示すレイアウト図、第１図（ｂ）は第１図＜ ａ、 ）
のｘ−ｘ′線相当部で切断した半導体チップの断面図、
第２図＜ ａ、 ）は第２の実施例のヒユーズ素子を示
すレイアクｌ−図、第２図（１ツ）は第２図（ａ＞のｘ
−ｘ’線線表当部切断した半導体チップの断面図、第３
図（ａ）は従来例のヒユーズ素子を示すレイアウト図、
第３図（ｂ）は第３図＜ａ）のχ−Ｘ′線相当部で切断
した半導体チップの断面図、第４図は冗長回路のヒユー
ズ素子を含む部分の回路図、第５図及び第６図はそれぞ
れ他の従来例のヒユ−ズ素子を示すレイアウト図である
。 １．０１．．２０１，３０１．．４．０１．．５０１・
・・コンタク１〜部、１０２ ・コンタクト部、１０３
，２０３．３０３・・・層間絶縁膜、コ０４，２０／）
、３０４・カバー絶縁膜、１０５，２０５，３０５゜４
０５・・・アルミニウム膜、１０６ ２０６・・・第２
の多結晶シリコン膜、１０７，２０７・・・第１の多結
晶シリコン膜、３０４．４．０７，５０７・・・多結晶
シリコン膜、１０８．２０８・・・層間絶縁膜、１０９
．２０９，３０９・・・素子分離絶縁膜くフィールド酸
化膜＞、３１０・・・カバースルーホール、Ａ１〜Ａ５
・・・アドレス信号、ＲＥＤ・・・冗長回路への切り換
え信号、Ｆ１〜Ｆ４・・・ヒユーズ素子、Ｐｌ・・・プ
リチャージ信号、Ｔ１〜Ｔ５・・・ＭＯＳ）ランジスタ
。
示すレイアウト図、第１図（ｂ）は第１図＜ ａ、 ）
のｘ−ｘ′線相当部で切断した半導体チップの断面図、
第２図＜ ａ、 ）は第２の実施例のヒユーズ素子を示
すレイアクｌ−図、第２図（１ツ）は第２図（ａ＞のｘ
−ｘ’線線表当部切断した半導体チップの断面図、第３
図（ａ）は従来例のヒユーズ素子を示すレイアウト図、
第３図（ｂ）は第３図＜ａ）のχ−Ｘ′線相当部で切断
した半導体チップの断面図、第４図は冗長回路のヒユー
ズ素子を含む部分の回路図、第５図及び第６図はそれぞ
れ他の従来例のヒユ−ズ素子を示すレイアウト図である
。 １．０１．．２０１，３０１．．４．０１．．５０１・
・・コンタク１〜部、１０２ ・コンタクト部、１０３
，２０３．３０３・・・層間絶縁膜、コ０４，２０／）
、３０４・カバー絶縁膜、１０５，２０５，３０５゜４
０５・・・アルミニウム膜、１０６ ２０６・・・第２
の多結晶シリコン膜、１０７，２０７・・・第１の多結
晶シリコン膜、３０４．４．０７，５０７・・・多結晶
シリコン膜、１０８．２０８・・・層間絶縁膜、１０９
．２０９，３０９・・・素子分離絶縁膜くフィールド酸
化膜＞、３１０・・・カバースルーホール、Ａ１〜Ａ５
・・・アドレス信号、ＲＥＤ・・・冗長回路への切り換
え信号、Ｆ１〜Ｆ４・・・ヒユーズ素子、Ｐｌ・・・プ
リチャージ信号、Ｔ１〜Ｔ５・・・ＭＯＳ）ランジスタ
。
Claims (1)
- 少なくとも２つの層次を異にする配線材の積層膜を含む
ヒューズ素子を有することを特徴とする多層配線半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006317A JPH02186660A (ja) | 1989-01-13 | 1989-01-13 | 多層配線半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006317A JPH02186660A (ja) | 1989-01-13 | 1989-01-13 | 多層配線半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186660A true JPH02186660A (ja) | 1990-07-20 |
Family
ID=11634996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006317A Pending JPH02186660A (ja) | 1989-01-13 | 1989-01-13 | 多層配線半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389814A (en) * | 1993-02-26 | 1995-02-14 | International Business Machines Corporation | Electrically blowable fuse structure for organic insulators |
| US6469363B1 (en) * | 1998-05-07 | 2002-10-22 | Stmicroelectronics S.A. | Integrated circuit fuse, with focusing of current |
| JP2006324306A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
-
1989
- 1989-01-13 JP JP1006317A patent/JPH02186660A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389814A (en) * | 1993-02-26 | 1995-02-14 | International Business Machines Corporation | Electrically blowable fuse structure for organic insulators |
| US6469363B1 (en) * | 1998-05-07 | 2002-10-22 | Stmicroelectronics S.A. | Integrated circuit fuse, with focusing of current |
| JP2006324306A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 半導体装置 |
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