KR100305074B1 - 반도체 소자의 리페어용 퓨즈박스 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 리페어용 퓨즈 및 그 형성방법에 관한 것으로서, 특히, 필드산화막 상에 게이트전극을 형성한 후에 층간산화막, 제1,제2금속층간절연막을 차례로 적층하고, 감광막을 도포하여 제2금속층간절연막을 식각하는 단계와; 상기 단계에 이어 제2금속층과 제2금속층간절연막의 양측면에 스페이서를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막으로 식각하여 제3금속층을 형성하는 단계와; 상기 결과물 전면에 보호용 산화막을 적층하는 단계와; 상기 보호막산화막상에 감광막을 적층하여 식각으로 층간산화막까지 식각되는 리페어퓨즈박스영역을 형성하는 단계로 구성된 반도체소자의 리페어용 퓨즈박스 형성방법인바, 리페어퓨즈박스영역을 형성하는 데 있어 산화막의 두께를 무리하게 식각하므로 인한 에치스톱을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체 소자의 리페어용 퓨즈박스 형성방법

본 발명은 반도체 소자의 리페어용 퓨즈 및 그 형성방법에 관한 것으로서, 특히, 반도체기판에 다층의 금속막을 형성하여 MML공정을 수행할때, 층간절연막을 미리 식각한 후에 감광막을 이용하여 마스킹식각공정으로 리페어퓨즈박스영역을 형성하므로 산화막의 두께를 무리하게 식각하므로 인한 에치스톱을 방지하도록 하는 반도체소자의 리페어용 퓨즈박스 형성방법에 관한 것이다.

반도체 메모리 장치는 메모리의 리던던시 셀을 서브 어레이 블록별로 설치해두는데, 예를 들면 256K 셀 어레이마다 여분의 행과 열을 미리 설치해 두어 결함이 발생하여 불량이 된 메모리 셀을 행/열 단위로 리던던시 메모리 셀로 치환시킨다. 이 리페어 회로는 웨이퍼 제조 공정이 종료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며 이에 따라 실제 사용할 때에 불량 라인에 해당하는 어드레스가 입력되면 리던던시 셀의 라인으로 선택이 바뀌게 된다.

이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 절단하는 전기 퓨즈 방식, 레이저 빔으로 퓨즈를 태워버리는 방식, 레이저 빔으로 접합부를 단락시키는 방식 등이 있으며, 이 방법들 중에서 레이저를 이용하여 퓨즈를 절단하는 방식이 단순하면서도 확실하고 레이아웃도 용이하여 자주 사용되고 있다.

도 1은 반도체기판 상에 다층으로 절연막 및 금속배선층을 형성하여 식각을 통하여 반도체기판에 일정깊이 함몰된 리페어퓨즈박스영역을 형성하는 상태를 도시하고 있다.

반도체기판의 필드산화막(8)이 형성된 상부면에 트랜지스터의 게이트전극(1)이 형성되어지고 이 게이트전극(1)상에 층간산화막(2)이 적층되어지고 상,하부배선라인에 의하여 연결되는 제1,제2,제3금속층(3)(5)(11)이 적층되어지고, 이 금속층(3)(5)(11)사이에는 절연역할을 하는 제1,제2금속층간절연막(4)(15)이 형성 되어져 있 다.

그리고, 상기 제2금속층간절연막(15)의 상부면에 보호산화막(17)을 적층한 후에 김광막을 사용하여 마스킹식각공정으로 층간산화막(2)까지 식각되는 리페어퓨즈 박스영역(18)이 형성되어지는 것이다.

그런데, 이러한 방법은 퓨즈로 사용되는 단일 폴리실리콘 또는 다층의 폴리실리콘막 위에 적당한 두께의 잔여 산화막이 남아 있도록 조절해야하며, 면적이 작은 퓨즈 박스 내의 산화막을 리페어(또는 패드) 식각시에 깊게 식각해야 하는 등 어려움이 있었다.

즉, 기존의 DRAM 제품은 리페어에칭시에 약 30KÅ 정도의 산화막을 식각하는 공정으로 되는 데 반하여 MML의 제품은 로직(LoGIC) 지역이 보통 3메탈 이상을 적용함에 따라 리페어박스 상단에 형성되는 산화막의 두께도 증가함에 따라 MML제품의 경우에는 약 45KÅ정도의 산화막을 식각하여야 하는 데 이 정도의 두께를 식각하는 데 에는 장비에 무리가 가하여질 뿐만아니라 에치된 부분이 균일하지 않게되는 에치스톱(Etch Stop)현상 등이 발생되는 문제점이 있었다.

본 발명의 목적은 반도체기판에 다층의 금속막을 형성하여 MML공정을 수행할때, 층간절연막을 미리 식각한 후에 감광막을 이용하여 마스킹식각공정으로 리페어퓨즈박스영역을 형성하므로 산화막의 두께를 무리하게 식각하므로 인한 에치스톱을 방지하는 것이 목적이다.

도 1은 종래의 리페어퓨즈박스를 형성한 상태를 보인 도면이고,

도 2(a) 내지 도2(f)는 본 발명의 일실시예에 따른 리페어용 퓨즈박스의 형성공정을 순차적으로 보인 도면이고,

도 3(a) 내지 도 3(h)는 본 발명의 다른 실시예에 따른 리페어용 퓨즈박스의 형성공정을 순차적으로 보인 도면이이다.

*도면의 주요 부분에 대한 부호의 설명*

20,52 : 필드산화막 22,54 : 게이트전극

24,56 : 층간산화막 26,58 : 제1금속층

28,60 : 제1금속층간절연막 30,62 : 제2금속층

32,64 : 제2금속층간절연막 34,40,42,70,76,86 : 감광막

36,72,82 : 스페이서 38, 66 : 제3금속층

84 : 제5금속층 41,88 : 보호산화막

50, 92 : 리페어퓨즈박스영역 74 : 제4금속층

78 : 제4금속층간절연막

상기 목적을 달성하기 위하여 필드산화막 상에 게이트전극을 형성한 후에 층간산화막, 제1,제2금속층간절연막을 차례로 적층하고, 감광막을 도포하여 제2금속층간절연막을 식각하는 단계와; 상기 단계에 이어 제2금속층과 제2금속층간절연막의 양측면에 스페이서를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막으로 식각하여 제3금속층을 형성하는 단계와; 상기 결과물 전면에 보호용 산화막을 적층하는 단계와; 상기 보호막산화막상에 감광막을 적층하여 식각으로 층간산화막까지 식각되는 리페어퓨즈박스영역을 형성하는 단계로 구성된 것을 특징으로 하는 반도체소자의 리페어용 퓨즈박스 형성방법의 일실시예를 제공함으로써 달성된다.

또한, 필드산화막 상에 게이트전극을 형성한 후에 층간산화막, 제1,제2,제3층간절연막을 차례로 적층하고, 감광막을 도포하여 제3층간절연막을 식각하는 단계와; 상기 단계에 이어 제2금속층과 제3층간절연막의 양측면에 스페이서를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막으로 식각하여 제4금속층을 형성하는 단계와; 상기 결과물 전면에 금속층을 적층한 후에 감광막으로 식각하여 제5금속층을 형성하는 단게와; 상기 결과물 전면에 보호용 산화막을 적층한 후에 보호막산화막상에 감광막을 적층하여 식각으로 층간산화막까지 식각되는 리페어퓨즈박스영역을 형성하는 단계로 구성된 반도체소자의 리페어용 퓨즈박스 형성방법의 다른 실시예를 제공함으로써 달성된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 2(a) 내지 도2(f)는 본 발명의 일실시예에 따른 리페어용 퓨즈박스의 형성공정을 순차적으로 보인 도면이다.

도 2(a)에 도시된 바와 같이, 필드산화막(20) 상에 게이트전극(22)을 형성한 후에 층간산화막(24), 제1,제2금속층간절연막(28)(32)을 차례로 적층하고, 감광막(34)를 도포하여 제2금속층간절연막(32)을 식각하는 상태를 도시하고 있다.

도 2(b)는 상기 단계 후 제2금속층(30)과 제2금속층간절연막(32)의 양측면에 텅스텐인 스페이서(36)를 형성한 상태를 도시하고 있다.

그리고, 도2(c) 및 도 2(d)는 상기 단계 후에 상기 결과물 전면에 금속층을 적층하고 감광막(40)으로 식각하여 제3금속층(38)을 형성하는 상태를 도시하고 있다.

도 2(e)는 상기 결과물 전면에 보호용 산화막(41)을 적층하고, 상기 보호막산화막(41)상에 감광막(42)을 적층하여 식각으로 층간산화막(56)까지 식각되는 리페어퓨즈박스영역(50)을 형성하는 상태를 도시하고 있다.

도 3(a) 내지 도 3(h)는 본 발명의 다른 실시예에 따른 리페어용 퓨즈박스의 형성공정을 순차적으로 보인 도면이다.

도 3(a)는 필드산화막(52) 상에 게이트전극(54)을 형성한 후에 층간산화막(56), 제1,제2,제3층간절연막(60)(64)(68)을 차례로 적층하고, 감광막(70)를 도포하여 제3층간절연막(68)을 식각하는 상태를 도시하고 있다.

도 3(b)는 도 3(c)는 상기 단계 후에 제2금속층(62)과 제3층간절연막(68)의 양측면에 텅스텐인 스페이서(72)를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막(40)으로 식각하여 제4금속층(74)을 형성하는 상태를 도시하고 있다.

도 3(d) 및 도3(e)는 상기 제4금속층(74)상에 감광막(80)으로 식각하여 제4층간절연막(78)을 형성한후 제4층간절연막(78)의 측면에 텡스텐인 스페이서(82)를 형성하는 상태를 도시하고 있다.

도 3(f)는 상기 결과물 전면에 금속층(84)을 적층한 후에 감광막(86)으로 식각하여 제5금속층(84)을 형성하는 상태를 도시하고 있다.

도 3(g) 및 도 3(h)는 상기 결과물 전면에 보호용 산화막(88)을 적층한 후에 보호막산화막(88)상에 감광막(90)을 적층하여 식각으로 층간산화막(56)까지 식각되는 리페어퓨즈박스영역(92)을 형성하는 상태를 도시하고 있다.

상기한 바와 같이 본 발명에 따른 반도체소자의 리페어용 퓨즈박스 형성방법을 이용하게 되면, 반도체기판에 다층의 금속막을 형성하여 MML공정을 수행할때, 층간절연막을 미리 식각한 후에 감광막을 이용하여 마스킹식각공정으로 리페어퓨즈박스영역을 형성하므로 산화막의 두께를 무리하게 식각하므로 인한 에치스톱(Etch Stop)을 방지하여 소자의 성능을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

또한, 상기 금속층 및 층간절연막의 측면에 형성되는 스페이서가 가드링 역할을 하므로 별도로 패턴둘레에 가드링(Guard Ring)을 형성하지 않게 되는 장점도 지닌다.

Claims (4)

1. 필드산화막 상에 게이트전극을 형성한 후에 층간산화막, 제1,제2금속층간절연막을 차례로 적층하고, 감광막을 도포하여 제2금속층간절연막을 식각하는 단계와;

   상기 단계에 이어 제2금속층과 제2금속층간절연막의 양측면에 스페이서를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막으로 식각하여 제3금속층을 형성하는 단계와;

   상기 결과물 전면에 보호용 산화막을 적층하는 단계와;

   상기 보호막산화막상에 감광막을 적층하여 식각으로 층간산화막까지 식각되는 리페어퓨즈박스영역을 형성하는 단계로 구성된 것을 특징으로 하는 반도체소자의 리페어용 퓨즈박스 형성방법.
2. 제 1 항에 있어서, 상기 스페이서는 텅스텐인 것을 특징으로 하는 반도체소자의 리페어용 퓨즈박스 형성방법.
3. 필드산화막 상에 게이트전극을 형성한 후에 층간산화막, 제1,제2,제3층간절연막을 차례로 적층하고, 감광막을 도포하여 제3층간절연막을 식각하는 단계와;

   상기 단계에 이어 제2금속층과 제3층간절연막의 양측면에 스페이서를 형성한 후에 결과물 전면에 금속층을 적층하고 감광막으로 식각하여 제4금속층을 형성하는 단계와;

   상기 제4금속층상에 감광막으로 식각하여 제4층간절연막을 형성한후 제4층간절연막의 측면에 스페이서를 형성하는 단계와;

   상기 결과물 전면에 금속층을 적층한 후에 감광막으로 식각하여 제5금속층을 형성하는 단계와;

   상기 결과물 전면에 보호용 산화막을 적층한 후에 보호막산화막상에 감광막을 적층하여 식각으로 층간산화막까지 식각되는 리페어퓨즈박스영역을 형성하는 단계로 구성된 것을 특징으로 하는 반도체소자의 리페어용 퓨즈박스 형성방법.
4. 제 3 항에 있어서, 상기 스페이서는 텅스텐인 것을 특징으로 하는 반도체소자의 리페어용 퓨즈박스 형성방법.