KR100557630B1 - 반도체소자의 퓨즈 형성방법 - Google Patents

반도체소자의 퓨즈 형성방법 Download PDF

Info

Publication number
KR100557630B1
KR100557630B1 KR1020020042093A KR20020042093A KR100557630B1 KR 100557630 B1 KR100557630 B1 KR 100557630B1 KR 1020020042093 A KR1020020042093 A KR 1020020042093A KR 20020042093 A KR20020042093 A KR 20020042093A KR 100557630 B1 KR100557630 B1 KR 100557630B1
Authority
KR
South Korea
Prior art keywords
fuse
forming
interlayer insulating
wiring
insulating film
Prior art date
Application number
KR1020020042093A
Other languages
English (en)
Other versions
KR20040008455A (ko
Inventor
김동훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020042093A priority Critical patent/KR100557630B1/ko
Publication of KR20040008455A publication Critical patent/KR20040008455A/ko
Application granted granted Critical
Publication of KR100557630B1 publication Critical patent/KR100557630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로, 금속 물질을 사용하여 퓨즈를 형성한 경우, 상기 퓨즈의 주변에 가드 콘택플러그(guard contact plug)를 형성하여 리페어 노출되는 부분으로부터 퓨즈가 부식되어 부피가 팽창되어 구조적으로 스트레스(stress)를 받거나, 주변 물질들이 갈라지는 크랙(crack) 현상이 발생하는 것을 방지하고, 그로 인하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 퓨즈 형성방법{Forming method for fuse of semiconductor device}
도 1 은 종래기술에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도.
도 2a 및 도 2b 는 도 1 의 선A-A에 따른 퓨즈의 공정 단면도.
도 3 은 종래기술에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 사진.
도 4a 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도.
도 4b 는 도 4a 의 선B-B에 따른 단면도.
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41 : 반도체기판 13, 43 : 제1층간절연막
15, 45 : 제1배선 17, 47 : 제2층간절연막
21, 49 : 퓨즈 23, 51 : 제3층간절연막
25, 54 : 콘택플러그 27, 55 : 제2배선
29, 57 : 제4층간절연막 53 : 가드 콘택플러그
59 : 제3배선
본 발명은 반도체 소자의 퓨즈형성방법에 관한 것으로, 보다 상세하게 금속 물질을 이용하여 퓨즈를 형성하는 경우 리페어 후 퓨즈의 부식으로 인해 소자의 안정성 및 신뢰성이 저하되는 것을 방지하는 반도체소자의 퓨즈 형성방법에 관한 것이다.
일반적인 미세패턴 형성기술의 발달로 반도체 소자가 고집적화되어 감에 따라 디램 소자의 경우에는 메모리 용량이 4배 증가되면, 칩의 크기도 대략 2배 정도 증가된다.
따라서, 부분적인 불량 발생의 비율이 증가되므로 제조된 칩에 불량이 전혀 없는 완전한 칩의 수율은 감소하게 되어 생산성이 떨어지므로 칩 내에 여분의 메모리 셀을 형성하여 제조 과정 중 불량이 발생된 셀과 교환하여 사용함으로써 칩의 수율을 증가시킨다.
또한, 반도체 소자가 고압 및 고온의 환경에서도 정상적인 동작을 하고 리페어 율(repair rate)을 향상시키는 것은 소자의 수율을 높이는데 있어서 필수적이다.
이를 위하여 외부의 온도, 압력 및 습기로부터 취약한 퓨즈박스 지역의 보호 막 구조를 새로운 금속배선 구조의 활용으로 개선시킴으로써 소자를 외부 환경으로부터 안정적으로 보호하고, 또한 리페어 될 지역의 공간을 조금 더 넓게 확보할 필요성이 대두되었다.
도 1 은 종래기술에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도이고, 도 2a 및 도 2b 는 도 1 의 선A-A에 따른 퓨즈의 공정 단면도로서, 서로 연관지어 설명한다. 특히, 반도체기판의 퓨즈박스영역에서의 공정 순서를 설명한다.
먼저, 반도체기판(11) 상부에 제1층간절연막(13)을 형성한다.
다음, 상기 제1층간절연막(13) 상부에 제1배선(15)을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(17)을 형성한다.
다음, 상기 제2층간절연막(17) 상부에 퓨즈(21)를 형성한다. 이때, 상기 퓨즈(21)는 Ti, TiN, Al 또는 WSix 등의 금속 물질을 이용하여 형성된다.
그 다음, 전체표면 상부에 제3층간절연막(23)을 형성한다.
다음, 상기 제1배선(15)에서 콘택으로 예정되는 부분을 노출시키는 콘택 마스크를 이용한 사진식각공정을 상기 제3층간절연막(23), 퓨즈(21) 및 제2층간절연막(17)을 식각하여 콘택홀을 형성한다. 이때, 상기 제1배선(15)은 상기 식각공정에 대한 식각장벽으로 사용된다.
그 후, 상기 콘택홀을 매립시키는 콘택플러그(25)를 형성한다. 상기 콘택플러그(25)는 상기 퓨즈(21)를 다른 배선과 서로 연결시키기 위하여 형성되는 것이 다.
그 다음, 상기 퓨즈(21)에 접속되는 제2배선(27)을 형성한다.
다음, 전체표면 상부에 제4층간절연막(29)을 형성한다.
그 다음, 상기 퓨즈(21)에서 리페어될 부분(Ⅰ)에 형성된 제4층간절연막(29) 및 제3층간절연막(23)을 식각하여 트렌치를 형성하되, 상기 퓨즈(21) 상부에 소정 두께의 제3층간절연막(23)을 잔류시킨다. (도 2a 참조)
그 후, 레이저 등을 이용하여 상기 퓨즈(21)를 리페어하는 경우 상기 제3층간절연막(23), 퓨즈(21) 및 소정 두께의 제2층간절연막(17)이 제거된다. (도 2b 참조)
상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈 형성방법은, 금속 물질로 퓨즈를 형성한 경우 리페어 후 노출되는 퓨즈의 부식으로 인하여 도 2b 및 도 3 에 도시된 바와 같이 원래 퓨즈의 두께(ⓧ)보다 두껍게 팽창(ⓨ)되고, 그로 인하여 인접한 배선 및 절연층이 갈라지는 크랙현상(ⓩ)이 발생하기도 한다.
이는 리페어 후 퓨즈가 노출되면서 상기 퓨즈가 ⓐ방향으로 부식되고, 이로 인하여 퓨즈가 증착 두께보다 50 ∼ 100% 이상의 부피가 팽창되고, 그로 인하여 퓨즈 주변이 스트레스를 받아 ⓑ 방향으로 크랙현상이 발생하여 소자의 구조를 불안정하게 하고, 그에 다른 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 금속 물질로 형성되는 퓨즈 주변에 상기 퓨즈를 둘러싸는 가드 콘택플러그를 형성함으로써 리페어 후 퓨즈 의 부식으로 인한 스트레스를 완화시켜 크랙 현상이 발생하는 것을 방지하고, 그에 따른 소자의 신뢰성 및 수율을 향상시키는 반도체소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 퓨즈 형성방법은,
반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 퓨즈 콘택으로 예정되는 부분 및 퓨즈로 예정되는 부분 주변에 제1배선을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막 상부에 퓨즈를 형성하는 공정과,
전체표면 상부에 제3층간절연막을 형성하는 공정과,
상기 퓨즈에서 콘택으로 예정되는 부분을 노출시키는 동시에 상기 제1배선에 접속되면서 상기 퓨즈 주변을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 퓨즈 및 제2층간절연막을 식각하여 상기 제1배선을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 퓨즈 및 제1배선에 접속되는 콘택플러그와 상기 제1배선에 접속되는 가드 콘택플러그를 형성하는 공정과,
상기 콘택플러그 및 가드 콘택플러그에 접속되는 제2배선을 형성하는 공정을 포함하는 것과,
삭제
삭제
삭제
삭제
삭제
삭제
삭제
상기 퓨즈는 Ti, TiN, Al 또는 WSix로 형성되는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 퓨즈 형성방법은,
반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 퓨즈 콘택으로 예정되는 부분에 제1배선을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막 상부에 퓨즈 및 제2배선을 동시에 형성하되, 상기 제2배선은 상기 퓨즈를 둘러싸도록 형성하는 공정과,
전체표면 상부에 제3층간절연막을 형성하는 공정과,
상기 퓨즈에서 콘택으로 예정되는 부분을 노출시키는 동시에 상기 제2배선을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 퓨즈 및 제2층간절연막을 식각하여 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 퓨즈 및 제1배선에 접속되는 콘택플러그와 상기 제2배선에 접속되는 가드 콘택플러그를 형성하는 공정과,
상기 콘택플러그 및 가드 콘택플러그에 접속되는 제3배선을 형성하는 공정을 포함하는 것과,
삭제
삭제
삭제
삭제
삭제
삭제
삭제
상기 퓨즈는 Ti, TiN, Al 또는 WSix로 형성되는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 반도체소자의 퓨즈 형성방법에 대하여 상세히 설명하기로 한다.
도 4a 는 본 발명의 제1실시예에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도이고, 도 4b 는 도 4a 의 선B-B에 따른 단면도로서 서로 연관지어 설명한다. 특히, 반도체기판의 퓨즈박스영역에서의 공정 순서를 설명한다.
먼저, 반도체기판(41) 상부에 제1층간절연막(43)을 형성한다.
다음, 상기 제1층간절연막(43) 상부에 제1배선(45)을 형성한다. 이때, 상기 제1배선(45)은 후속공정에서 퓨즈에 접속되는 콘택플러그가 형성되는 부분 및 후속공정으로 형성되는 퓨즈 주변을 둘러싸도록 형성된다.
그 다음, 전체표면 상부에 제2층간절연막(47)을 형성한다.
다음, 상기 제2층간절연막(47) 상부에 퓨즈(49)를 형성한다. 이때, 상기 퓨즈(49)는 Ti, TiN, Al 또는 WSix 등의 금속 물질을 이용하여 형성된다.
그 다음, 전체표면 상부에 제3층간절연막(51)을 형성한다.
다음, 상기 퓨즈(49)에서 콘택으로 예정되는 부분을 노출시키는 동시에 상기 퓨즈(49)를 둘러싸도록 형성된 제1배선(45)을 노출시키는 콘택 마스크를 이용한 사진식각공정을 상기 제3층간절연막(51), 퓨즈(49) 및 제2층간절연막(47)을 식각하여 콘택홀을 형성한다. 이때, 상기 퓨즈(49)에 접속되는 제1배선(45)은 상기 식각공정에 대한 식각장벽으로 사용된다.
그 후, 상기 콘택홀을 매립시키는 콘택플러그(54) 및 가드 콘택플러그(53)를 형성한다.
그 다음, 상기 콘택플러그(54) 및 가드 콘택플러그(53)에 접속되는 제2배선(55)을 형성한다. 이때, 상기 콘택플러그(54)에 접속되는 제2배선(55)과 상기 가드 콘택플러그(53)에 접속되는 제2배선(55)은 서로 절연되도록 형성된다.
상기 퓨즈(49) 주변에 제1배선(45) 및 제2배선(55)에 접속되는 가드 콘택플러그(53)를 형성함으로써 리페어 후 퓨즈(49)의 부피 팽창으로 인한 스트레스를 완화시킬 수 있다.
다음, 상기 퓨즈(49)에 접속되는 제3배선(59)을 형성한다. (도 4a 및 도 4b 참조)
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 퓨즈 형성방법에 의해 형성된 소자의 레이아웃도로서, 제1실시예에서 제1배선(45) 형성 시 퓨즈(49)에 접속되는 부분만 형성하고, 퓨즈(49) 형성하는 동시에 상기 퓨즈(49) 주변을 둘러싸는 제2배선(도시안됨)을 형성한 후 상기 가드 콘택플러그(53)를 상기 제2배선에 접속되도록 형성한 것이다. 이때, 상기 제2배선은 상기 퓨즈(49)와 같은 단차에서 형성된 것이다. (도 5 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈 형성방법은, 금속 물질을 사용하여 퓨즈를 형성한 경우, 상기 퓨즈의 주변에 가드 콘택플러그(plug type contact guard)를 형성하여 리페어 노출되는 부분으로부터 퓨즈가 부식되어 부피가 팽창되어 구조적으로 스트레스(stress)를 받거나, 주변 물 질들이 갈라지는 크랙(crack) 현상이 발생하는 것을 방지하고, 그로 인하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 퓨즈 콘택으로 예정되는 부분 및 퓨즈로 예정되는 부분 주변에 제1배선을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막 상부에 퓨즈를 형성하는 공정과,
    전체표면 상부에 제3층간절연막을 형성하는 공정과,
    상기 퓨즈에서 콘택으로 예정되는 부분을 노출시키는 동시에 상기 제1배선에 접속되면서 상기 퓨즈 주변을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 퓨즈 및 제2층간절연막을 식각하여 상기 제1배선을 노출시키는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통하여 상기 퓨즈 및 제1배선에 접속되는 콘택플러그와 상기 제1배선에 접속되는 가드 콘택플러그를 형성하는 공정과,
    상기 콘택플러그 및 가드 콘택플러그에 접속되는 제2배선을 형성하는 공정을 포함하는 반도체 소자의 퓨즈 형성방법.
  2. 제 1 항에 있어서,
    상기 퓨즈는 Ti, TiN, Al 또는 WSix로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
  3. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 퓨즈 콘택으로 예정되는 부분에 제1배선을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막 상부에 퓨즈 및 제2배선을 동시에 형성하되, 상기 제2배선은 상기 퓨즈를 둘러싸도록 형성하는 공정과,
    전체표면 상부에 제3층간절연막을 형성하는 공정과,
    상기 퓨즈에서 콘택으로 예정되는 부분을 노출시키는 동시에 상기 제2배선을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 퓨즈 및 제2층간절연막을 식각하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통하여 상기 퓨즈 및 제1배선에 접속되는 콘택플러그와 상기 제2배선에 접속되는 가드 콘택플러그를 형성하는 공정과,
    상기 콘택플러그 및 가드 콘택플러그에 접속되는 제3배선을 형성하는 공정을 포함하는 반도체 소자의 퓨즈 형성방법.
  4. 제 3 항에 있어서,
    상기 퓨즈는 Ti, TiN, Al 또는 WSix로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
KR1020020042093A 2002-07-18 2002-07-18 반도체소자의 퓨즈 형성방법 KR100557630B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020042093A KR100557630B1 (ko) 2002-07-18 2002-07-18 반도체소자의 퓨즈 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020042093A KR100557630B1 (ko) 2002-07-18 2002-07-18 반도체소자의 퓨즈 형성방법

Publications (2)

Publication Number Publication Date
KR20040008455A KR20040008455A (ko) 2004-01-31
KR100557630B1 true KR100557630B1 (ko) 2006-03-10

Family

ID=37317516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020042093A KR100557630B1 (ko) 2002-07-18 2002-07-18 반도체소자의 퓨즈 형성방법

Country Status (1)

Country Link
KR (1) KR100557630B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103934B1 (ko) 2006-10-19 2012-01-12 인터내셔널 비지네스 머신즈 코포레이션 전기 퓨즈 및 이의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745912B1 (ko) * 2005-06-30 2007-08-02 주식회사 하이닉스반도체 반도체소자의 퓨즈박스
KR100735757B1 (ko) 2006-01-12 2007-07-06 삼성전자주식회사 퓨즈 영역 및 그의 제조방법
KR100808593B1 (ko) * 2006-07-28 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 퓨즈 박스 및 그의 형성방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6423566A (en) * 1987-07-17 1989-01-26 Mitsubishi Electric Corp Semiconductor fuse
JPH0722508A (ja) * 1993-06-24 1995-01-24 Hitachi Ltd 半導体集積回路装置
KR20000043832A (ko) * 1998-12-29 2000-07-15 김영환 반도체 메모리의 퓨즈 구조

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6423566A (en) * 1987-07-17 1989-01-26 Mitsubishi Electric Corp Semiconductor fuse
JPH0722508A (ja) * 1993-06-24 1995-01-24 Hitachi Ltd 半導体集積回路装置
KR20000043832A (ko) * 1998-12-29 2000-07-15 김영환 반도체 메모리의 퓨즈 구조

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103934B1 (ko) 2006-10-19 2012-01-12 인터내셔널 비지네스 머신즈 코포레이션 전기 퓨즈 및 이의 제조 방법
US8492871B2 (en) 2006-10-19 2013-07-23 International Business Machines Corporation Electrical fuse and method of making
US9059171B2 (en) 2006-10-19 2015-06-16 International Business Machines Corporation Electrical fuse and method of making

Also Published As

Publication number Publication date
KR20040008455A (ko) 2004-01-31

Similar Documents

Publication Publication Date Title
US7402464B2 (en) Fuse box of semiconductor device and fabrication method thereof
KR100557630B1 (ko) 반도체소자의 퓨즈 형성방법
US6174753B1 (en) Mask reduction process with a method of forming a raised fuse and a fuse window with sidewall passivation
US7371678B2 (en) Semiconductor device with a metal line and method of forming the same
KR100728964B1 (ko) 반도체 소자의 퓨즈 및 그 형성방법
US7804153B2 (en) Semiconductor device preventing bridge between fuse pattern and guard ring
KR100399062B1 (ko) 반도체소자의 퓨즈구조 및 그 제조방법
KR100673112B1 (ko) 퓨즈박스의 가아드링
US20080220543A1 (en) Method for fabricating semiconductor device
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100702301B1 (ko) 반도체소자의 퓨즈박스 형성방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR100305074B1 (ko) 반도체 소자의 리페어용 퓨즈박스 형성방법
KR100855832B1 (ko) 반도체소자의 리페어방법
KR100337262B1 (ko) 다이나믹 랜덤 억세스 메모리의 제조 방법
KR100675291B1 (ko) 반도체 소자의 퓨즈 형성 방법
KR20070078216A (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100284075B1 (ko) 반도체 소자의 퓨즈박스 형성방법
KR20090110985A (ko) 반도체 장치의 제조방법
KR20050072167A (ko) 퓨즈 보호장치 및 퓨즈의 제조방법
KR20040008484A (ko) 반도체소자의 제조방법
KR20050063056A (ko) 반도체 소자의 퓨즈박스 형성방법
JP2006032719A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee