KR20070078216A - 반도체 소자의 퓨즈 및 그의 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것으로, 퓨즈박스 에지부에 발생되는 크랙(crack)에 의한 퓨즈의 페일(fail)을 방지하기 위해, 주변회로 영역에 크랙 방지용 트렌치를 형성함으로써 소자의 수율(yield)을 향상시키는 기술이다.

크랙(crack), 퓨즈, 리던던시

Description

반도체 소자의 퓨즈 및 그의 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 퓨즈 형성방법을 도시한 단면도.

도 2는 도 1f의 평면도.

도 3은 본 발명에 따른 반도체 소자의 퓨즈 형성방법에 의해 형성된 퓨즈박스 오픈 영역(43)의 에지부에 크랙(crack)이 발생된 경우를 도시한 단면도.

본 발명은 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것으로, 특히 퓨즈박스 에지부에서 발생되는 크랙(crack)에 의한 퓨즈의 페일(fail)을 방지하여 수율을 향상시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것이다.

일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.

따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.

이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다. 이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.

그러나, 종래에는 퓨즈의 두께가 일정하여 산화막을 제거하는 식각 공정시 퓨즈박스의 에지부에서 스트레스로 인한 크랙(crack)이 발생하면, 하부의 퓨즈 라인까지 크랙(crack)이 전달되어 결국 퓨즈가 끊어지게 된다.

이에 따라, 리페어 작업을 수행하기 위해 퓨즈를 절단한 것으로 해석되어 실제 불량이 발생된 셀 대신에 정상 셀이 교체됨으로써 제품으로 생산되지 못하고, 불량품으로 분류되어 수율(yield)이 저하되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 주변회로 영역에 크랙 방지용 트렌치를 형성함으로써 퓨즈박스 에지부에서 발생되는 크랙(crack)에 의한 퓨즈의 페일(fail)을 방지할 수 있는 반도체 소자의 퓨즈 및 그의 형성방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈 형성방법은, 셀 영역과 주변회로 영역이 정의되고, 하부 구조물이 형성된 반도체 기판 상에 희생 산화막 및 하드마스크층을 순차적으로 형성하는 단계; 하드마스크층 상부에 셀 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계; 제 1 감광막 패턴을 마스크로 하드마스크층을 소정두께 식각하여 하드마스크층 패턴을 형성하고, 제 1 감광막 패턴을 제거하는 단계; 하드마스크층 패턴 상부에 저장전극 영역 및 크랙 방지용 트렌치를 정의하는 제 2 감광막 패턴을 형성하는 단계; 제 2 감광막 패턴을 마스크로 하드마스크층 패턴을 소정두께 식각하고, 식각된 하드마스크층 패턴을 마스크로 희생 산화막을 식각하여 저장전극 영역 및 크랙 방지용 트렌치를 형성하는 단계; 제 2 감광막 패턴 및 하드마스크층 패턴을 제거하는 단계; 저장전극 영역 및 크랙 방지용 트렌치의 내벽에 하부전극용 폴리실리콘층을 증착하여 캐패시터용 하부전극층 및 퓨즈용 하부전극층을 형성하는 단계; 및 캐패시터용 하부전극층 및 퓨즈용 하부전극층 상부에 유전층 및 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 반도체 소자의 퓨즈는 반도체 기판 상의 층간절연막에 형성 한 퓨즈의 크랙 방지용 트렌치; 및 크랙 방지용 트렌치를 매립하는 퓨즈를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 퓨즈 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 셀 영역(A)과 주변회로 영역(B)이 정의된 반도체 기판(11) 상에 비트라인(13), 스토리지노드 콘택플러그(15) 등의 하부 구조물을 형성한다.

그 다음, 전체 표면 상부에 희생 산화막(17) 및 하드마스크층(19)을 순차적으로 형성한다.

도 1b를 참조하면, 상기 하드마스크층(19) 상부에 제 1 감광막(미도시)을 형성하고, 셀 영역(A)을 노출시키기 위한 셀 마스크(미도시)로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴(21)을 형성한다.

그 다음, 상기 제 1 감광막 패턴(21)을 마스크로 상기 하드마스크층(19)을 소정두께 식각하여 하드마스크층 패턴(23)을 형성한다.

이때, 상기 하드마스크층 패턴(23)은 이후에 형성되는 퓨즈에 크랙이 발생되는 경우, 퓨즈의 손상을 방지하기 위한 소정깊이의 트렌치를 형성하기 위해 셀 영역(A)과 주변회로 영역(B)간에 단차가 생기도록 형성하는 것이 바람직하다.

도 1c를 참조하면, 상기 하드마스크층 패턴(23) 상부에 제 2 감광막(미도시) 을 형성하고, 저장전극 영역 및 퓨즈에 크랙(crack)이 발생되는 것을 방지하기 위한 크랙 방지용 트렌치 영역을 정의하는 노광 마스크(미도시)로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(25)을 형성한다.

이때, 상기 노광 마스크는 이후 퓨즈박스 오픈 영역의 에지부에 크랙(crack)이 발생될 수 있는 방향을 고려하여 충분한 마진을 갖도록 상기 크랙 방지용 트렌치 영역을 정의하는 형태인 것이 바람직하다.

그 다음, 상기 제 2 감광막 패턴(25)으로 상기 하드마스크층 패턴(23)을 소정두께 식각하여 셀 영역(A)의 상기 희생 산화막(17)을 노출시킨다.

그 다음, 상기 제 2 감광막 패턴(25)을 제거한다.

도 1d를 참조하면, 상기 하드마스크층 패턴(23)을 마스크로 상기 희생 산화막(17)을 식각하여 저장전극 영역(27) 및 크랙 방지용 트렌치(29)를 형성한다.

이때, 셀 영역(A)과 주변회로 영역(B)간에 상기 하드마스크층 패턴(19)의 단차로 인하여 상기 저장전극 영역(27)과 상기 크랙 방지용 트렌치(29)의 깊이가 서로 다르게 형성되는 것이 바람직하다.

또한, 상기 크랙 방지용 트렌치(29)는 이후에 형성되는 퓨즈박스 오픈 영역의 에지부를 따라 형성하는 것이 바람직하다.

그 다음, 상기 저장전극 영역(27) 및 크랙 방지용 트렌치(29)를 포함한 전체 표면 상부에 하부전극용 폴리실리콘층(미도시)을 형성한 후, 상기 희생 산화막(17)이 노출될 때까지 상기 폴리실리콘층을 에치백(etch back)하여 캐패시터용 하부전극층(31) 및 퓨즈용 하부전극층(33)를 형성한다.

도 1e를 참조하면, 상기 캐패시터용 하부전극층(31) 및 상기 퓨즈용 하부전극층(33) 상부에 유전층(미도시) 및 상부전극층(35)을 형성하여 캐패시터 및 퓨즈를 완성한다.

도 1f를 참조하면, 상기 상부전극층(35) 상부에 제 3 감광막(미도시)을 형성하고, 셀 영역(A)과 주변회로 영역(B)을 구분짓는 영역을 정의하는 노광 마스크(미도시)로 상기 감광막을 노광 및 현상하여 제 3 감광막 패턴(37)을 형성한다.

그 다음, 상기 제 3 감광막 패턴(37)을 마스크로 상기 상부전극층(35)을 식각하여 상기 희생산화막(17)을 노출시키고, 상기 제 3 감광막 패턴(37)을 제거한다.

도 1g를 참조하면, 상기 상부전극층(35) 상부에 층간절연막(39)을 형성한 후, 상기 층간절연막(39)을 식각하여 금속배선용 콘택홀(미도시)을 형성한 후, 상기 금속배선용 콘택홀에 도전막을 증착하여 금속배선(41)을 형성한다.

그 다음, 주변회로 영역(B)의 상기 층간절연막(39)을 선택적으로 식각하여 퓨즈박스 오픈 영역(43)을 형성한다.

이후, 상기 금속배선(41) 상부에 패시베이션막(미도시)을 형성한다.

도 2는 도 1f의 평면도를 도시한 것으로, 퓨즈 라인에 상기 크랙 방지용 트렌치(29)가 형성되어 있는 것을 볼 수 있다.

상술한 바와 같이, 본 발명의 반도체 소자의 퓨즈 형성방법은 퓨즈 라인에 상기 크랙 방지용 트렌치(29)를 형성함으로써 상기 퓨즈박스 오픈 영역(37)의 에지부에 크랙(crack)(C)이 발생되는 경우에도 도 3에 도시된 바와 같이, 퓨즈가 끊어 지지 않아 정상적으로 리페어 동작을 수행할 수 있어 소자의 수율을 향상시킬 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 반도체 소자의 퓨즈 형성방법은 주변회로 영역에 크랙 방지용 트렌치를 형성함으로써 퓨즈박스 에지부에서 발생되는 크랙(crack)에 의한 퓨즈의 페일(fail)을 방지하여 소자의 수율(yield)을 향상시킬 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 셀 영역과 주변회로 영역이 정의되고, 하부 구조물이 형성된 반도체 기판 상에 희생 산화막 및 하드마스크층을 순차적으로 형성하는 단계;

   상기 하드마스크층 상부에 상기 셀 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;

   상기 제 1 감광막 패턴을 마스크로 상기 하드마스크층을 소정두께 식각하여 하드마스크층 패턴을 형성하고, 상기 제 1 감광막 패턴을 제거하는 단계;

   상기 하드마스크층 패턴 상부에 저장전극 영역 및 크랙 방지용 트렌치를 정의하는 제 2 감광막 패턴을 형성하는 단계;

   상기 제 2 감광막 패턴을 마스크로 상기 하드마스크층 패턴을 소정두께 식각하고, 상기 식각된 하드마스크층 패턴을 마스크로 상기 희생 산화막을 식각하여 상기 저장전극 영역 및 상기 크랙 방지용 트렌치를 형성하는 단계;

   상기 제 2 감광막 패턴 및 상기 하드마스크층 패턴을 제거하는 단계;

   상기 저장전극 영역 및 상기 크랙 방지용 트렌치의 내벽에 하부전극용 폴리실리콘층을 증착하여 캐패시터용 하부전극층 및 퓨즈용 하부전극층을 형성하는 단계; 및

   상기 캐패시터용 하부전극층 및 상기 퓨즈용 하부전극층 상부에 유전층 및 상부전극층을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
2. 제 1 항에 있어서, 상기 크랙 방지용 트렌치는 상기 셀 영역과 상기 주변회로 영역간의 상기 하드마스크층 패턴의 단차로 인하여 상기 저장전극 영역의 깊이보다 낮게 형성됨을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
3. 반도체 기판 상의 층간절연막에 형성한 퓨즈의 크랙 방지용 트렌치; 및

   상기 크랙 방지용 트렌치를 매립하는 퓨즈

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 제 3 항에 있어서, 상기 크랙 방지용 트렌치는 퓨즈박스 오픈 영역의 에지부를 따라 형성한 것을 특징으로 하는 반도체 소자의 퓨즈.
5. 제 3 항에 있어서, 상기 크랙 방지용 트렌치는 표면에 하부전극용 도전층을 형성한 것을 특징으로 하는 반도체 소자의 퓨즈.
6. 제 3 항에 있어서, 상기 크랙 방지용 트렌치는 비트라인과의 사이에 상기 층간절연막이 개재된 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 제 3 항에 있어서, 상기 퓨즈는 상부전극 물질로 형성한 것을 특징으로 하는 반도체 소자의 퓨즈.

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