JP2007201401A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】金属配線コンタクトの接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させ得る半導体素子及びその製造方法を提供する。
【解決手段】半導体素子及びその製造方法に関し、特に金属層１９５とコンタクトされるプレート電極１８０下部にダミープラグ１７５を形成し、ダミープラグ１７５に金属配線コンタクト１９７を形成するよう半導体素子を設計することにより、全体プレート電極１８０の厚さを増加させず、金属配線コンタクト１９７の接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させることができる技術である。
【選択図】図２

Description

本発明は半導体素子の製造方法に関し、特に金属層とコンタクトされるプレート電極下部にダミープラグを形成し、ダミープラグに金属配線コンタクトを形成するよう半導体素子を設計することにより、全体プレート電極の厚さを増加させず、金属配線コンタクトの接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させることができる半導体素子及びその製造方法に関する。
図１は、従来の技術に係る半導体素子を示す断面図である。
図１に示されているように、ビットライン２０、格納電極コンタクトプラグ２５及び食刻障壁層３０を含む下部構造物を備えた半導体基板１０上部に第１層間絶縁膜４０を形成した後、格納電極マスク（図示省略）を食刻マスクに第１層間絶縁膜４０を食刻して下部構造物を露出する格納電極領域（図示省略）を形成する。次に格納電極領域内に下部電極５５を形成した後、下部電極５５上に誘電体膜（図示省略）を形成する。以後、平坦化されたプレート電極８０で格納電極領域を埋め込みキャパシタ８５を形成する。その次に、プレート電極８０上部に第２層間絶縁膜９０を形成した後、第２層間絶縁膜９０上部にプレート電極８０に対する金属配線コンタクト９７を含む金属層９５を形成する。
前述の従来の技術に係る半導体素子はプレート電極８０に金属層９５を連結し、プレート電極８０にＶｃｐ電圧を印加する。このとき、プレート電極８０と金属層９５を連結する金属配線コンタクト９７は周辺回路領域からビットラインまで連結される金属配線コンタクト（図示省略）と共に形成され、プレート電極８０を貫通して下部の第１層間絶縁膜４０まで延長される。従って、金属配線コンタクト９７は接触面積が縮小し抵抗が増加するという問題がある。
さらに、金属配線コンタクトに対する抵抗が増加すれば、正確なＶｃｐ電圧がプレート電極に印加されないか、または外部影響でプレート電極に印加される電圧が安定せず素子の読取り／書込み動作時にＢＬＳＡ（Bit Line Sense Amplifier）のセンシング特性が劣化する。従って、素子が誤動作することがある。特に、テストパターン内に自動リフレッシュ（Auto-refresh）のようにバイアス（Bias）が変動され得るテスト時に不安定なＶｃｐ電圧でテストが失敗する。
一方、接触面積に対する問題を解決するためプレート電極の厚さを増加させる場合、プレート電極をヒューズに用いる素子でヒューズがカッティングされないか、またはヒューズボックスの側壁に異物質が付着して素子が誤動作するという問題点がある。
本発明は前記のような問題点を解決するためのものであり、金属層とコンタクトされるプレート電極下部にダミープラグを形成し、ダミープラグに金属配線コンタクトを形成するよう半導体素子を設計することにより、全体プレート電極の厚さを増加させず、金属配線コンタクトの接触面積を増加させて界面抵抗を改善し、Ｖｃｐ電圧の免疫力を増加させ得る半導体素子及びその製造方法を提供することに目的がある。
本発明に係る半導体素子は、
キャパシタ領域とダミー領域を含む半導体基板と、半導体基板上部に形成されダミー領域にダミープラグを形成するプレート電極と、プレート電極上部に形成されダミープラグにコンタクトされる金属層とを含むことを特徴とする。
さらに、本発明に係る半導体素子の製造方法は、
（ａ）下部構造を備えたキャパシタ領域とダミー領域を含む半導体基板上部に第１層間絶縁膜を形成する段階と、（ｂ）格納電極マスクを食刻マスクに前記第１層間絶縁膜を食刻して前記下部構造を露出する格納電極領域を形成する段階と、（ｃ）前記格納電極領域の表面に下部電極を形成した後、前記ダミー領域の所定部分を露出するマスクで前記第１層間絶縁膜を食刻して、前記ダミー領域に前記下部構造を露出するダミーコンタクトホールを形成する段階と、（ｄ）前記ダミーコンタクトホールと前記格納電極領域を埋め込むプレート電極を形成し、前記キャパシタ領域にはキャパシタを形成し前記ダミー領域にはダミープラグを形成する段階と、（ｅ）前記プレート電極上部に前記ダミープラグに連結される金属層を形成する段階と、を含むことを特徴とする。
本発明に係る半導体素子及びその製造方法は、金属層と連結されるプレート電極下部にダミープラグを形成し、ダミープラグに金属層が連結されるよう半導体素子を設計し、プレート電極の厚さを増加させず、金属配線コンタクトの接触面積を増加させ抵抗を低減することができるという利点がある。さらに、プレート電極の厚さを小さく維持することにより、後続するヒューズリペア工程中レーザによるカッティングに伴う危険を軽減させることができる。そして、金属配線コンタクトの形成時に金属配線コンタクトホールがダミービットラインまで食刻されても、金属配線コンタクト下部にダミービットラインにＶｃｐ電圧を印加することによりＶｃｐ駆動性と免疫力を向上させることができる。従って、金属配線コンタクトに対する十分な食刻マージンを確保することができるという利点がある。
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図２は、本発明の実施の形態に係る半導体素子の断面図である。
図２に示されているように、下部構造物を備えたキャパシタ領域１０００ａ及びダミー領域１０００ｂを含む半導体基板１１０上部に第１層間絶縁膜１４０が形成される。さらに、プレート電極１８０は第１層間絶縁膜１４０上部に形成される。このとき、キャパシタ領域１０００ａでは格納電極領域（図示省略）が第１層間絶縁膜１４０内に形成され、下部電極１５５、誘電体膜（図示省略）及びプレート電極１８０の積層構造を含むキャパシタ１８５が形成されるものの、ダミー領域１０００ｂでは第１層間絶縁膜１４０内にダミープラグ１７５が形成される。そして、金属層１９５がプレート電極１８０上部に形成される。さらに、金属層１９５はキャパシタ領域１０００ａとダミー領域１０００ｂのプレート電極１８０上部に形成される。このとき、金属層１９５とプレート電極１８０を連結する金属配線コンタクト１９７はダミープラグ１７５に形成し、誘電体膜はＯＮＯ（Oxide-Nitride-Oxide）構造で形成するのが好ましい。さらに、ＭＰＳ（Metastable polysilicon）層１７０は接触面積を増加させるため、誘電体膜と下部電極１５５の界面にさらに形成することができる。
ここで、ダミープラグ１７５は金属配線コンタクト１９７の接触面積を増加させ金属配線コンタクト１９７の抵抗を低くすることができる。さらに、ダミー領域１０００ｂはセル領域のエッジ部に形成されるのが好ましい。一方、本発明の他の実施の形態によれば、ダミープラグ１７５はダミー領域１０００ｂ下部のダミービットライン１２０′まで連結され、ダミービットライン１２０′にＶｃｐ電圧を印加することができる。従って、Ｖｃｐ電圧を印加させることができるダミービットライン１２０′により金属配線コンタクト１９７の形成時に過度な食刻による素子の誤動作を防止することができる十分な工程マージンを確保することができる。
図３ａ〜図３ｇは、本発明の一つの実施の形態に係る半導体素子の製造方法を示す断面図等である。
図３ａに示されているように、ビットライン領域１２０、ダミービットライン領域１２０′、格納電極コンタクトプラグ１２５及び食刻障壁層１３０を含む下部構造物を備えたキャパシタ領域１０００ａとダミー領域１０００ｂを含む半導体基板１１０上部に第１層間絶縁膜１４０とハードマスク層（図示省略）を形成した後、格納電極マスク（図示省略）を食刻マスクにハードマスク層を食刻して格納電極領域を画成するハードマスク層パターン１４５を形成する。
図３ｂに示されているように、ハードマスク層パターン１４５を食刻マスクに第１層間絶縁膜１４０を食刻して下部構造物を露出する格納電極領域を形成する。ハードマスク層を除去した後、構造物の全体表面上部に下部導電層１５０を形成する。以後、格納電極領域を埋め込む平坦化された感光膜パターン１６０を半導体基板１１０上部に形成する。ここで、ダミー領域１０００ｂはセル領域のエッジ部に形成されるのが好ましい。一方、後続する工程の際にＭＰＳ層とＯＮＯ構造のような不均一な界面の膜をダミー領域１０００ｂの半導体基板１１０上部に形成すれば、外部熱による酸化膜膨張で金属配線コンタクトに不良の原因を提供することがある。従って、ダミー領域１０００ｂには格納電極領域を形成せず、格納電極領域はキャパシタ領域１０００ａにのみ形成されるのが好ましい。さらに、ハードマスク層パターン１４５に対する除去工程はＣＭＰ法またはエッチバック（Etch-back）法で行われるのが好ましい。
図３ｃ及び図３ｄに示されているように、感光膜パターン１６０を食刻マスクに下部導電層１５０と第１層間絶縁膜１４０を食刻してダミー領域１０００ｂの食刻障壁層１３０を露出するダミーコンタクトホール１６５を形成する。次に、感光膜パターン１６０を除去した後、第１層間絶縁膜１４０を露出するまで下部導電層１５０を平坦化食刻して格納電極領域を分離し、格納電極領域内にキャパシタ用下部電極１５５を形成する。ここで、下部導電層１５０に対する平坦化食刻工程はＣＭＰ法またはエッチバック法で行われるのが好ましい。
図３ｅ及び図３ｆに示されているように、格納電極領域内に下部電極１５５上部に表面積を増加させるためＭＰＳ層１７０を形成した後、ＭＰＳ層１７０上部に誘電体膜（図示省略）を形成する。次に、全体表面上部にプレート電極１８０を形成する。このとき、キャパシタ領域１０００ａでは下部電極１５５、ＭＰＳ層１７０、誘電体膜及びプレート電極１８０の積層構造でなるキャパシタ１８５を形成し、ダミー領域１０００ｂではダミーコンタクトホール１６５を埋め込むダミープラグ１７５を形成する。ここで、誘電体膜はＯＮＯ構造で形成するのが好ましい。さらに、ダミープラグ１７５は後続する金属配線コンタクトの界面抵抗を低減させることができる。一方、本発明の他の実施の形態によれば、ダミープラグ１７５はダミー領域１０００ｂ下部のダミービットライン１２０′まで連結され得る。さらに、ダミービットライン１２０′にＶｃｐ電圧を印加することができる。従って、Ｖｃｐ電圧を印加することができるダミービットライン１２０′により後続する金属配線コンタクトの形成時に過度な食刻による誤動作を防止することができる十分な工程マージンを確保することができる。
図３ｇに示されているように、プレート電極１８０上部に第２層間絶縁膜１９０を形成した後、金属配線コンタクトマスク（図示省略）でダミー領域１０００ｂの第２層間絶縁膜１９０と下部ダミープラグ１７５を食刻して金属配線コンタクトホール（図示省略）を形成する。次に、全体表面に金属配線コンタクトホールを埋め込む金属層１９５を形成して、プレート電極１８０と連結する金属配線コンタクト１９７を形成する。ここで、金属配線コンタクト１９７はダミー領域１０００ｂで予め形成されたダミープラグ１７５に形成されることにより、接触面積を増加させ抵抗を低減させることができる。
以後の工程は追加的な金属配線コンタクト、金属配線及びヒューズの形成のような一般的なトランジスタ製造工程を行い半導体素子を完成する。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
従来の技術に係る半導体素子の断面図である。 本発明の実施の形態に係る半導体素子の断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。 本発明の実施の形態に係る半導体素子の製造方法を示す断面図である。
符号の説明
１１０ 半導体基板
１２０ ビットライン
１２０′ ダミービットライン
１２５ 格納電極コンタクトプラグ
１３０ 食刻障壁層
１４０ 第１層間絶縁膜
１５０ 下部導電層
１５５ 下部電極
１６０ 感光膜パターン
１６５ ダミーコンタクトホール
１７０ ＭＰＳ層
１７５ ダミープラグ
１８０ プレート電極
１８５ キャパシタ
１９０ 第２層間絶縁膜
１９５ 金属層
１９７ 金属配線コンタクト
１０００ａ キャパシタ領域
１０００ｂ ダミー領域

Claims (18)

  1. キャパシタ領域とダミー領域を含む半導体基板と、
    前記半導体基板上部に形成され、前記ダミー領域にダミープラグを形成するプレート電極と、
    前記プレート電極上部に形成され、前記ダミープラグにコンタクトされる金属層とを含むことを特徴とする半導体素子。
  2. 前記ダミー領域は前記セル領域のエッジ部に形成されることを特徴とする請求項１に記載の半導体素子。
  3. 前記ダミープラグは前記ダミー領域下部のダミービットラインまで連結されることを特徴とする請求項１に記載の半導体素子。
  4. 前記ダミービットラインにはＶｃｐ電圧が印加されることを特徴とする請求項３に記載の半導体素子。
  5. 前記キャパシタ領域にのみキャパシタをさらに含むことを特徴とする請求項１に記載の半導体素子。
  6. （ａ）下部構造を備えたキャパシタ領域とダミー領域を含む半導体基板上部に第１層間絶縁膜を形成する段階と、
    （ｂ）格納電極マスクを食刻マスクに前記第１層間絶縁膜を食刻して前記下部構造を露出する格納電極領域を形成する段階と、
    （ｃ）前記格納電極領域の表面に下部電極を形成した後、前記ダミー領域の所定部分を露出するマスクで前記第１層間絶縁膜を食刻して、前記ダミー領域に前記下部構造を露出するダミーコンタクトホールを形成する段階と、
    （ｄ）前記ダミーコンタクトホールと前記格納電極領域を埋め込むプレート電極を形成し、前記キャパシタ領域にはキャパシタを形成し前記ダミー領域にはダミープラグを形成する段階と、
    （ｅ）前記プレート電極上部に前記ダミープラグに連結される金属層を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  7. 前記ダミー領域は前記セル領域のエッジ部に形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記（ｂ）段階は
    （ｂ−１）前記第１層間絶縁膜上部にハードマスク層パターンを形成して格納電極領域を画成する段階と、
    （ｂ−２）前記ハードマスク層パターンを食刻マスクに前記第１層間絶縁膜を食刻して前記キャパシタ領域に前記下部構造を露出する格納電極領域を形成する段階と、
    （ｂ−３）前記ハードマスク層パターンを除去する段階と、
    を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  9. 前記ハードマスク層パターンに対する除去工程は、エッチバック法またはＣＭＰ法を使用して行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記格納電極領域は、前記キャパシタ領域に形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
  11. 前記（ｃ）段階は
    （ｃ−１）全体表面上部に下部導電層を形成する段階と、
    （ｃ−２）全体表面上部に前記ダミー領域の所定部分を露出する感光膜パターンを形成し、前記格納電極領域を埋め込む感光膜パターンを形成する段階と、
    （ｃ−３）前記感光膜パターンを食刻マスクに露出された前記下部導電層と第１層間絶縁膜を食刻して前記下部構造を露出するダミーコンタクトホールを形成する段階と、
    （ｃ−４）前記感光膜パターンを除去する段階と、
    （ｃ−５）前記第１層間絶縁膜を露出するまで前記下部導電層を食刻して前記格納電極領域の側壁にキャパシタ用下部電極を形成する段階と、
    を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  12. 前記下部導電層に対する食刻工程は、ＣＭＰ法またはエッチバック法を利用して行うことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記キャパシタは下部電極、誘電体膜及びプレート電極の積層構造で形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
  14. 前記誘電体膜はＯＮＯ構造で形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記下部電極と前記誘電体膜の界面にＭＰＳ層をさらに形成することを特徴とする請求項６に記載の半導体素子の製造方法。
  16. 前記ダミープラグは前記ダミー領域下部のダミービットラインまで連結されることを特徴とする請求項６に記載の半導体素子の製造方法。
  17. 前記ダミービットラインにはＶｃｐ電圧が印加されることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記（ｅ）段階は
    （ｅ−１）前記プレート電極上部に第２層間絶縁膜を形成する段階と、
    （ｅ−２）金属配線コンタクトマスクを食刻マスクに第２層間絶縁膜と前記ダミープラグを食刻して金属配線コンタクトホールを形成する段階と、
    （ｅ−３）前記第２層間絶縁膜上部に前記金属配線コンタクトホールを埋め込む金属層を形成する段階と、
    を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
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