KR100905162B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이를 제조하는 방법에 관한 것으로, 퓨즈 절단 공정에서 퓨즈에 가해지는 스트레스로 인하여 퓨즈의 하단부에 크랙이 발생하는 문제를 해결하기 위하여, 퓨즈의 하부 모양을 라운드된 형태로 형성함으로써 퓨즈 하부에 가해지는 스트레스를 완화시키고 퓨즈 절단 공정을 더 용이하게 수행할 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 이를 제조하는 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 이를 제조하는 방법에 관한 것으로, 특히 금속배선을 퓨즈로 사용하는 반도체 소자에 있어서 퓨즈 절단 영역의 하부에 크랙이 발생하는 문제를 해결하여 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
디램(DRAM; Dynamic Random Access Memory)등의 반도체 소자는 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 불량 메모리 셀(cell)들은 리페어(repair) 과정을 통해 칩 제조시에 미리 만들어둔 리던던시(redundancy) 셀들로 교체함으로써 실제 칩은 동작상에 아무런 영향이 없도록 하고 있으며, 이러한 방법을 이용함으로써 제조된 칩의 수율을 높이고 있다.
리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다.
이러한 리페어 프로그램의 방식 중에서 레이저빔으로 퓨즈를 태워 끊어버리는 방식이 있는데, 이렇게 레이저빔에 의해 끊어지는 배선을 퓨즈라고 하고, 그 끊어지는 부분과 이를 둘러싼 영역을 퓨즈 박스라 일컫는다.
일반적으로 퓨즈는 별도의 제조 공정으로 형성할 수도 있으나, 메모리 셀의 제조 공정 중 플레이트층이나 금속배선 제조 공정시 동일한 물질로 함께 형성할 수도 있다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 종래의 퓨즈(12)는 소정의 하부구조물이 구비된 반도체 기판(10) 상부에 셀 영역의 금속배선 형성 공정과 동일한 공정으로 형성한다.
그런데, 통상 금속배선은 상부 선폭에 비해 하부 선폭이 넓은 사다리꼴로 형성되기 때문에, 퓨즈 절단 공정시 상기 퓨즈(12) 하부에 스트레스가 집중되어 퓨즈(12) 하부로 크랙(crack)(A)이 발생한다.
퓨즈의 하단부에 발생하는 크랙은 반도체 소자의 저항을 증가시키기 때문에 반도체 소자가 비정상적으로 동작되는 현상을 유발시킨다. 따라서, 반도체 소자의 제조 수율을 감소시키고 신뢰성을 저하시킨다.
본 발명은 퓨즈 절단 영역 하부를 라운드 형태로 형성함으로써, 퓨즈 절단 공정시 퓨즈 하부에 크랙(crack)이 발생하는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자는
반도체 기판 상부에 형성된 층간절연막 및
상기 층간절연막 상부에 퓨즈를 형성하되, 상기 퓨즈의 절단 영역은 그 하부 모양이 라운드된 형태로 형성된 것을 특징으로 한다.
아울러, 본 발명의 다른 실시예에 따른 반도체 소자는
반도체 기판 상부에 형성된 제 1 층간절연막과,
상기 제 1 층간절연막 상부에 제 1 도전막으로 형성되는 퓨즈와,
상기 퓨즈의 절단 영역이 식각되어 형성되되, 상기 제 1 층간절연막은 등방성 식각되어 라운드된 형태로 형성되는 트렌치 및
상기 트렌치를 매립하여 상기 식각된 퓨즈를 연결하는 제 2 도전막을 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치를 매립하는 제 2 도전막은 상부 모양이 'U'자 형으로 형성되는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 제 1 층간절연막 및 제 1 도전막을 순차적으로 형성하는 단계와,
퓨즈 절단 영역의 상기 제 1 도전막 및 상기 제 1 층간절연막을 식각하여 트렌치를 형성하되, 상기 제 1 층간절연막은 등방성 식각하는 단계와,
상기 트렌치를 매립하는 제 2 도전막을 형성하는 단계 및
전체 표면 상부에 제 2 층간절연막을 형성하고, 퓨즈를 정의하는 마스크를 이용한 사진 식각공정으로 상기 제 2 층간절연막 및 상기 제 1 도전막을 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치를 형성하는 단계는 상기 제 1 도전막 상부에 상기 퓨즈 절단 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 제 1 도전막을 식각하는 단계와, 노출된 상기 제 1 층간절연막을 등방성 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하고, 상기 제 2 도전막을 형성하는 단계는 전체 표면 상부에 상기 제 2 도전막을 형성하는 단계 및 상기 제 1 도전막이 노출될 때까지 상기 제 2 도전막을 평탄화시키는 단계를 포함하는 것을 특징으로 하고, 상기 제 2 도전막은 상부 모양이 'U'자 형이 되도록 형성하는 것을 특징으로 하고, 상기 퓨즈를 정의하는 마스크는 상기 퓨즈 절단 영역과 중첩되는 라인 형태의 패턴을 포함하는 마스크를 이용하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 이를 제조하는 방법을 도시한 단며도들로서, 도 2a(a) 내지 도 2g(a)는 반도체 기판의 평면도이며, 도 2a(b) 내지 도 2g(b)는 상기 반도체 기판의 B-B' 절단면을 따라 도시한 단면도이다.
도 2a를 참조하면, 소정의 하부구조물이 구비된 반도체 기판(100) 상부에 제 1 층간절연막(102)을 형성한다. 이때, 소정의 하부구조물로는 게이트, 랜딩플러그, 비트라인 또는 캐패시터 같은 반도체 소자를 말한다. 여기에 제 1 층간절연막(102)을 형성하는 것은 상기 구조물들 상부를 평탄화시켜 후속 공정을 진행하기 위한 것이다.
다음에는, 제 1 층간절연막(102) 상부에 금속배선용 제 1 도전막(104)을 형성한다.
그 다음에는, 금속배선용 제 1 도전막(104) 상부에 퓨즈 절단 영역을 노출시키는 제 1 감광막 패턴(106)을 형성한다.
도 2b를 참조하면, 제 1 감광막 패턴(106)을 마스크로 금속배선용 제 1 도전막(104)을 식각하여 퓨즈 절단 영역의 제 1 층간절연막(102)을 노출시키는 금속배선용 제 1 도전막 패턴(104a)을 형성한다.
그 다음에는, 제 1 감광막 패턴(106) 및 제 1 도전막 패턴(104a)을 마스크로 노출된 제 1 층간절연막(102)을 식각하여 트렌치(108)를 형성한다.
이때, 제 1 층간절연막(102) 식각공정은 등방성 식각 공정으로 수행하는 것이 바람직하며, 이에 따라 상기 트렌치(108)의 바닥면이 라운드(round) 형태로 형성된다. 이와 같이, 퓨즈 절단 영역의 하부를 종래 기술에서와는 달리 라운드 형태로 형성함으로써, 퓨즈 절단 공정에서 가해지는 스트레스를 완화시킬 수 있다.
따라서, 퓨즈 절단 공정에서 하단부에 발생하는 크랙을 방지할 수 있다.
그 다음에는, 제 1 감광막 패턴(106)을 제거한다.
도 2c를 참조하면, 전체 표면 상부에 금속배선용 제 2 도전막(110)을 형성한다.
그 다음에는, 금속배선용 제 1 도전막 패턴(104a)이 노출될 때까지 금속배선용 제 2 도전막(110)을 평탄화시킨다. 이와 같은 공정으로 금속배선용 제 2 도전막(110)이 트렌치(108) 내부에 매립된다.
이때, 트렌치(108)의 하부 모양이 라운드된 형태로 형성되므로 금속배선용 제 2 도전막(110)의 상부 모양도 라운드된 형태인 'U'자 형으로 형성된다. 즉, 퓨즈의 절단 영역 상부 모양이 'U'자 형태로 형성되는 것인데, 상부 모양이 라운드되면 평면형태보다 절단하는 공정이 더 용이해 진다.
도 2d를 참조하면, 전체 표면 상부에 제 2 층간절연막(112)을 형성한다.
이때, 제 2 층간절연막(112)은 고밀도 플라즈마 산화막(High Density Plasma; HDP)으로 형성하는 것이 바람직하다. 제 2 층간절연막(112)은 제 1 도전막 패턴(104a) 또는 금속배선용 제 2 도전막(110)과 식각 선택비를 갖으므로 퓨즈를 형성하기 위한 하드마스크로 사용할 수 있다.
도 2e를 참조하면, 제 2 층간절연막(112) 상부에 퓨즈를 정의하는 제 2 감광막 패턴(114)을 형성한다.
이때, 퓨즈는 금속배선용 제 2 도전막(110)과 중첩되는 라인 형태로 정의된다.
도 2f를 참조하면, 제 2 감광막 패턴(114)을 마스크로 상기 제 2 층간절연막(112)을 식각하여 제 2 층간절연막 패턴(112a)을 형성한다.
그 다음에는, 제 2 감광막 패턴(114) 및 제 2 층간절연막 패턴(112a)을 마스크로 금속배선용 제 1 도전막 패턴(104a)을 식각하여, 라인 형태의 퓨즈를 형성한다.
이때, 퓨즈의 절단 영역은 금속배선용 제 2 도전막(110)으로 형성되며, 그 상부 및 하부가 라운딩된 형태로 형성된 형태의 퓨즈가 된다.
도 2g를 참조하면, 제 2 감광막 패턴(114)을 제거하고, 전체 표면 상부에 제 3 층간절연막(116)을 형성하여 퓨즈를 덮는다.
이때, 제 3 층간절연막(116)은 고밀도 플라즈마 산화막(High Density Plasma; HDP)으로 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 퓨즈 절단 공정에서 퓨즈에 가해지는 스트레스로 인하여 퓨즈의 하단부에 크랙이 발생하는 문제를 해결하기 위하여, 퓨즈의 하부 모양을 라운드된 형태로 형성함으로써 스트레스를 완화시킬 수 있도록 한다. 또한, 이 과정에서 퓨즈 절단 영역의 상부 모양도 형성되므로 퓨즈 절단 공정을 더 용이하게 수행할 수 있게 된다.
본 발명에 따른 반도체 소자 및 이를 제조하는 방법은, 메탈 퓨즈 형성시 퓨즈 하부를 라운드 형태로 형성함으로써 퓨즈 절단 공정시 퓨즈 하부에 집중되는 스트레스를 완화시켜 크랙을 방지할 수 있다. 따라서, 반도체 소자의 제조 공정 수율 을 향상시키고, 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 반도체 기판 상부에 형성된 층간절연막; 및상기 층간절연막 상부에 퓨즈를 형성하되, 상기 퓨즈의 절단 영역의 상기 층간 절연막은 그 하부 모양이 라운드된 형태로 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부에 형성된 제 1 층간절연막;상기 제 1 층간절연막 상부에 제 1 도전막으로 형성되는 퓨즈;상기 퓨즈의 절단 영역이 식각되되, 상기 제 1 층간절연막이 라운드된 형태를 가지도록 형성된 트렌치; 및상기 트렌치를 매립하여 상기 식각된 퓨즈를 연결하는 제 2 도전막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 트렌치를 매립하는 제 2 도전막은 상부 모양이 'U'자 형으로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부에 제 1 층간절연막 및 제 1 도전막을 순차적으로 적층하는 단계;퓨즈 절단 영역의 상기 제 1 도전막 및 상기 제 1 층간절연막을 식각하여 트렌치를 형성하되, 상기 제 1 층간절연막은 등방성 식각하는 단계;상기 트렌치를 매립하는 제 2 도전막을 형성하는 단계; 및전체 표면 상부에 제 2 층간절연막을 형성하고, 퓨즈를 정의하는 마스크를 이용한 사진 식각공정으로 상기 제 2 층간절연막 및 상기 제 1 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 트렌치를 형성하는 단계는상기 제 1 도전막 상부에 상기 퓨즈 절단 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 제 1 도전막을 식각하는 단계;노출된 상기 제 1 층간절연막을 등방성 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 2 도전막을 형성하는 단계는전체 표면 상부에 상기 제 2 도전막을 형성하는 단계; 및상기 제 1 도전막이 노출될 때까지 상기 제 2 도전막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 제 2 도전막은 상부 모양이 'U'자 형이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 퓨즈를 정의하는 마스크는 상기 퓨즈 절단 영역과 중첩되는 라인 형태의 패턴을 포함하는 마스크를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20050064668A (ko) * | 2003-12-24 | 2005-06-29 | 매그나칩 반도체 유한회사 | 듀얼 다마신 패턴 형성 방법 |
| KR20060072830A (ko) * | 2004-12-23 | 2006-06-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 및 그의 형성 방법 |
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| KR20060072830A (ko) * | 2004-12-23 | 2006-06-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 및 그의 형성 방법 |
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