KR20100081545A - 반도체소자의 퓨즈 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로,

하부절연층이 형성된 반도체기판 상에 역사다리꼴 형상의 퓨즈를 구성하여 퓨즈 블로잉 공정시 측벽에 금속 잔류물이 유발되는 현상을 방지하여 반도체소자의 특성을 향상시키고 그에 따른 반도체소자의 신뢰성을 향상 및 고집적화를 가능하게 하는 기술이다.

역사다리꼴

Description

반도체소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 레이저를 이용한 퓨즈 블로잉에 의하여 유발되는 문제점을 해결하기 위하여 역사다리꼴 형태로 퓨즈를 형성하여 퓨즈 블로잉으로 인한 소자의 특성 열화를 방지할 수 있도록 하는 기술이다.

일반적으로, 반도체소자, 특히 메모리소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.

그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수율 향상을 이루고 있다.

예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.

따라서, 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.

이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.

도 1 은 퓨즈 박스를 도시한 평면도로서, 가아드링 및 퓨즈를 간단히 도시한 것이다.

도 2 내지 도 4 는 종래기술에 따른 반도체소자의 퓨즈 형성방법을 도시한 것으로, 도 1 의 A-B 절단면을 따라 도시한 것이다. 여기서, 퓨즈 형성방법은, 금속을 사용하는 베어 퓨즈를 패터닝하고 이를 도포하는 캐핑 산화막을 형성하는 방법으로 형성한 것이다.

도 2 를 참조하면, 반도체기판상에 하부절연층(11)을 형성하고 상부에 장벽금속층(13) 및 금속층(15)의 적층구조로 형성된 퓨즈를 패터닝한다.

전체표면상부에 산화막(17)을 형성하고 그 상부에 하드마스크층으로 사용되 는 질화막(19)을 형성한다.

도 3 을 참조하면, 퓨즈 및 그와 이웃한 부분을 노출시키는 노광마스크 ( 이하, "퓨즈박스 마스크" 라 함 ) 를 이용한 사진식각공정으로 질화막(19), 산화막(17)을 식각함으로써 퓨즈박스(21)를 형성한다.

도 4 를 참조하면, 전체표면상부에 캐핑 산화막(23)을 형성한다.

후속 공정인 레이저를 이용한 블로잉 공정시 블로잉되는 퓨즈의 금속층이 금속층의 에지부에 남게 된다.

이는 퓨즈의 좌우측에 형성된 캐핑 산화막(23)이 형성되어 있고, 블로잉 공정시 퓨즈의 에지부는 캐핑 산화막이 증착되어 있어 퓨즈의 에지부는 블로잉이 어렵게 되는 문제점이 있다.

도 5 내지 도 6 은 종래기술에 따라 형성되는 퓨즈의 문제점을 도시한 사진이다.

도 5는 퓨즈 블로잉 공정 전 사진이다.

도 6 은 퓨즈 블로잉 공정 후 사진이며, 퓨즈 블로잉 영역이 오목하게 형성되어 좌우측에 형성된 캐핑 산화막과의 단차 부분에 금속 잔류물이 유발된다.

금속 잔류물은 블로잉된 퓨즈를 브릿지 시킬 수도 있고, 이웃하는 퓨즈와 브릿지 될 수도 있어 소자의 특성을 열화시키는 문제점이 있다.

도 7 은 퓨즈박스 형성공정시 과도하게 하부절연층(도 2 의 '11')을 과도하게 식각하여 퓨즈가 넘어지는 현상을 도시한 사진이다.

본 발명은 퓨즈 블로잉 공정시 퓨즈 블로잉 영역의 퓨즈가 완전히 제거될 수 있도록 하는 반도체소자의 퓨즈 및 그 형성방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체소자의 퓨즈는,

하부절연층이 형성된 반도체기판 상에 역사다리꼴 형상의 퓨즈를 포함하는 것과,

상기 퓨즈는 장벽금속층과 금속층의 적층구조로 형성하는 것과,

상기 금속층은 금속배선과 동일하는 금속물질로 형성하는 것을 특징으로 한다.

또한, 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

하부절연층이 형성된 반도체기판상에 퓨즈를 형성하는 공정과,

전체표면상부에 산화막을 형성하는 공정과,

상기 산화막 상부에 하드마스크층을 형성하는 공정과,

퓨즈박스 마스크를 이용하여 상기 퓨즈를 노출시키는 퓨즈박스를 형성하는 공정을 포함하는 것과,

상기 퓨즈는 장벽금속층과 금속막의 적층구조로 형성하는 것과, 상기 금속층은 금속배선과 동일한 금속물질로 형성하는 것과,

상기 하드마스크층은 질화막으로 형성하는 것과,

상기 퓨즈를 형성하는 공정은 다마신 방법을 이용하여 상기 하부절연층에 형성하는 것과,

상기 퓨즈를 형성하는 공정은 제1 하부절연층 상에 퓨즈를 패터닝하는 공정과, 전체표면상부에 제2 하부절연층을 형성하는 공정과, 상기 제2 하부절연층을 평탄화식각하여 퓨즈를 노출시키는 공정을 더 포함하는 것과, 상기 평탄화식각은 CMP 또는 에치백 공정으로 실시하는 것을 특징으로 한다.

본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법은, 상부 CD 가 하부 CD 보다 큰 퓨즈를 하부절연층에 매립되어 노출된 형태로 형성함으로써 퓨즈 블로잉 공정시 잔류물로 인한 특성 열화를 방지할 수 있도록 하는 효과를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 8 내지 도 10 은 발명에 따른 반도체 소자의 퓨즈 형성방법을 도시한 단면도이다.

도 8 을 참조하면, 반도체기판상에 퓨즈가 형성된 하부절연층(31)을 형성한다. 여기서, 퓨즈는 장벽금속층(33)과 금속층(35)의 적층구조로 형성한 것이다. 금속층(35)은 금속배선과 동일하는 금속물질로 형성한 것이다.

이때, 퓨즈는 하부절연층(31)의 상부로 평탄화되도록 하부절연층(31)에 형성된 퓨즈 영역에 매립된 형태로 형성되되, 상부 CD 가 하부 CD 보다 크도록 기울기 를 가져 역사다리꼴 형태를 갖도록 형성하여 레이저 블로잉시 상부 CD 가 모두 제거되도록 레이저를 조사함으로써 측벽에 잔류되는 잔류물 역시 블로잉시킬 수 있도록 하는 것이다. 따라서, 측벽에 금속 잔류물이 유발될 가능성이 거의 없다.

한편, 퓨즈는 다음과 같은 공정으로 형성한다.

1. 하부절연층을 형성한다.

2. 다마신 방법을 이용하여 하부절연층을 식각하여 퓨즈 영역을 정의한다.

3. 퓨즈 영역을 매립하는 장벽금속층 및 금속층, 예를들면 구리막을 전체표면상부에 형성한다.

4. 하부절연층을 식각장벽층으로 사용하여 구리막을 평탄화식각하여 퓨즈를 형성한다.

또한, 퓨즈는 다음과 같은 공정으로 형성할 수도 있다.

1. 평탄화된 제1 하부절연층을 형성한다.

2. 제1 하부절연층 상부에 퓨즈를 패터닝한다. 이때, 퓨즈는 장벽금속층 및 금속층을 전체표면상부에 증착하고 이를 퓨즈 마스크를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.

3. 전체표면상부에 제2 하부절연층을 형성하고 퓨즈를 구성하는 구리막을 식각장벽으로 하여 평탄화식각하여 구리막을 노출시키는 제2 하부절연층을 형성한다. 이때, 평탄화식각공정은 CMP 또는 에치백 공정으로 실시한 것이다.

그 다음, 전체표면상부에 산화막(37)을 형성하고 그 상부에 하드마스크층으 로 사용되는 질화막(39)을 형성한다.

도 9 를 참조하면, 퓨즈박스 마스크를 이용한 사진식각공정으로 질화막(39), 산화막(37)을 식각함으로써 퓨즈박스(41)를 형성한다.

도 10 은 도 9 의 공정시 과도식각하여 퓨즈를 구성하는 금속층(35)의 상부로부터 소정깊이 노출되도록 형성한 것이다.

아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1 은 일반적인 구조의 퓨즈박스를 도시한 평면도.

도 2 내지 도 4 는 종래기술에 따라 형성된 반도체소자의 퓨즈 형성방법을 도시한 평면도 및 단면도.

도 5 내지 도 7 은 종래기술에 따라 형성된 반도체소자의 퓨즈의 블로잉시 유발되는 문제점을 도시한 사진.

도 8 내지 도 10 은 본 발명에 따라 형성된 반도체소자의 퓨즈 형성방법을 도시한 단면도.

Claims (10)

1. 하부절연층이 형성된 반도체기판 상에 역사다리꼴 형상의 퓨즈를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈.
2. 제 1 항에 있어서,

   상기 퓨즈는 장벽금속층과 금속층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈.
3. 제 1 항에 있어서,

   상기 금속층은 금속배선과 동일하는 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈.
4. 하부절연층이 형성된 반도체기판상에 역사다리꼴 형상의 퓨즈를 형성하는 공정과,

   전체표면상부에 산화막을 형성하는 공정과,

   상기 산화막 상부에 하드마스크층을 형성하는 공정과,

   퓨즈박스 마스크를 이용하여 상기 퓨즈를 노출시키는 퓨즈박스를 형성하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.
5. 제 4 항에 있어서,

   상기 퓨즈는 장벽금속층과 금속층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
6. 제 5 항에 있어서,

   상기 금속층은 금속배선과 동일한 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
7. 제 4 항에 있어서,

   상기 하드마스크층은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
8. 제 4 항에 있어서,

   상기 퓨즈를 형성하는 공정은 다마신 방법을 이용하여 상기 하부절연층에 형성하는 특징으로 하는 반도체소자의 퓨즈 형성방법.
9. 제 4 항에 있어서,

   상기 퓨즈를 형성하는 공정은 제1 하부절연층 상에 퓨즈를 패터닝하는 공정과,

   전체표면상부에 제2 하부절연층을 형성하는 공정과,

   상기 제2 하부절연층을 평탄화식각하여 퓨즈를 노출시키는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
10. 제 9 항에 있어서,

    상기 평탄화식각은 CMP 또는 에치백 공정으로 실시하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.

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