KR20100074991A - 반도체소자의 퓨즈 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로,

퓨즈 블로잉 영역이 질화막과 금속의 적층구조로 형성된 퓨즈를 제공하여 퓨즈 블로잉 공정시 소자의 특성 열화를 방지할 수 있도록 하는 기술이다.

퓨즈 블로잉 영역

Description

반도체소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 레이저를 이용한 퓨즈 블로잉에 의하여 유발되는 문제점을 해결하는 기술에 관한 것이다.

일반적으로, 반도체소자, 특히 메모리소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.

그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수율 향상을 이루고 있다.

예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완 해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.

따라서, 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.

이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈 또는 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.

도 1 은 이상적인 퓨즈 구조를 도시한 단면도이다.

도 1 을 참조하면, 퓨즈는 반도체기판 상부로 3 ㎛ 이상 높게 형성하고, 블로잉 되는 퓨즈 상부의 남는 산화막 ( Rox ) 은 퓨즈의 높이를 "h" 라 할 때 h/4 < Rox < h/2 의 두께만큼 남기는 것이 바람직하다.

또한, 퓨즈 상부의 산화막이 평탄화되는 것이 바람직하며, 주변에 질화막이 없는 것이 바람직하다.

도 2 및 도 3 은 종래기술에 따른 퓨즈 구조를 설명하기 위한 단면도로서, 구리를 퓨즈 재료로 사용하는 경우를 도시한 것이다. 여기서, 도 2 의 상측은 퓨즈의 단방향 절단면을 따라 도시한 것이고, 하측은 퓨즈의 장방향 절단면을 따라 도시한 것이다.

도 2를 참조하면, 반도체기판상에 하부절연층(11)을 형성하고 그 상부에 트렌치를 형성하기 위한 제1 질화막(13)을 형성하고 그 상부에 산화막(15)을 형성한다.

그리고, 퓨즈용 노광마스크 ( 이하 "퓨즈 마스크"라 함 ) 를 이용한 사진식각공정으로 트렌치(17)를 형성한다. 이때, 사진식각공정은 제1 질화막(13)을 노출시키는 1차 식각공정과, 제1 질화막(13)을 식각하는 2차 식각공정 그리고 그 하측의 하부절연층(11)을 식각하는 3차 식각공정으로 형성된다. 여기서, 3차 식각공정은 2차 식각공정시 수반되는 과도식각 공정으로 대신할 수도 있다.

그 다음, 트렌치(17)를 매립하는 구리막을 증착하고 산화막(15)을 식각장벽으로 하는 CMP 공정으로 트렌치(17) 내에만 매립되는 퓨즈(19)를 형성한다.

여기서, 하측에 형성된 도면에 도시된 ⓐ 부분은 퓨즈 블로잉 공정으로 절단되는 부분을 도시한 것이다.

그 다음, 전체표면상부에 제2 질화막(21)을 형성한다.

도 3 은 레이저를 이용하여 도 2 의 ⓐ 부분을 블로잉한 것을 도시한 단면도이다.

도 3을 참조하면, 블로잉되는 영역에 퓨즈(19)가 남고, 블로잉되는 부분에 이웃하는 제1 질화막(13)이 식각되거나 크랙(23)이 발생되는 현상이 유발된다.

상기와 같은 종래기술에 따른 퓨즈는 퓨즈 블로잉 공정시 블로잉 되는 영역에 인접한 질화막에 크랙이 유발되어 반도체소자의 특성을 열화시키는 현상이 유발되어 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 퓨즈의 측면에 질화막이 존재하지 않도록 하여 블로잉 공정시 크랙이 유발되는 현상을 방지할 수 있도록 하는 반도체소자의 퓨즈 및 그 형성방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체소자의 퓨즈는,

퓨즈 블로잉 영역이 질화막과 금속의 적층구조로 형성된 것과,

상기 금속은 구리인 것과,

상기 질화막은 퓨즈보다 낮은 단차로 형성된 것을 제1 특징으로 한다.

또한, 본 발명에 따른 반도체소자의 퓨즈는,

반도체기판 상에 하부절연층, 제1 질화막 및 산화막 적층구조의 퓨즈 블로잉 영역에 형성된 트렌치와,

상기 트렌치 저부에 제1 질화막보다 높게 매립된 제2 질화막과,

상기 제2 질화막 상에 형성된 퓨즈를 포함하는 것과,

상기 제2 질화막의 두께에 따라 퓨즈의 두께가 조절되는 것과,

상기 퓨즈는 구리로 형성된 것과,

상기 퓨즈는 상부에 제3 질화막이 더 형성된 것을 제2 특징으로 한다.

한편, 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

하부절연층이 형성된 반도체기판 상에 제1 질화막 및 산화막을 적층하는 공 정과,

퓨즈 블로잉 마스크를 이용한 사진식각공정으로 산화막, 제1 질화막 및 하부절연층을 식각하여 트렌치를 형성하는 공정과,

상기 트렌치 저부에 제2 질화막을 매립하는 공정과,

퓨즈 마스크를 이용한 사진식각공정으로 퓨즈 영역을 정의하는 공정과,

상기 퓨즈 영역을 매립하는 금속으로 퓨즈를 형성하는 공정을 포함하는 것과,

상기 제2 질화막은 상기 제1 질화막보다 높게 형성하는 것과,

상기 퓨즈 형성 공정후 전체표면 상부에 제3 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법은, 퓨즈 영역에 형성되는 트렌치 저부에 형성되는 질화막 두께를 조절하여 퓨즈의 두께를 조절하여 최적화시킬 수 있도록 하고, 퓨즈의 블로잉 부분을 얇게 형성하여 적은 에너지의 레이저를 이용하여 블로잉 할 수 있도록 하여 높은 에너지에 의한 특성 열화를 방지하고, 퓨즈의 측면에 질화막이 위치하지 않도록 하여 블로잉 공정시 크랙이 유발되는 현상을 방지할 수 있도록 함으로써 퓨즈 블로잉 공정시 소자의 특성 열화를 방지할 수 있도록 하는 효과를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4a 내지 도 4f 는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 단면도이다. 도 5 는 퓨즈가 완성된 상태에서 퓨즈의 장방향 절단면을 도시한 단면도이다.

도 4a 를 참조하면, 하부절연층(31) 상부에 제1 질화막(33) 및 산화막(35)을 형성한다.

그리고, 퓨즈 블로잉 영역을 노출시키는 노광마스크 ( 이하 "블로잉 마스크" 라 함 ) 를 이용한 사진식각공정을 산화막(35), 제1 질화막(33) 및 하부절연층(31)을 식각하여 하부절연층(31)이 저부에 형성된 트렌치(37)를 형성한다.

도 4b를 참조하면, 전체표면상부에 제2 질화막(39)을 증착한다. 이때, 제2 질화막(39)은 단차피복성이 떨어지는 증착 방법을 이용하여 형성한 것으로, 트렌치(37)의 측벽에 증착되지 않도록 실시하는 것이 바람직하다.

도 4c 를 참조하면, 산화막(35)을 식각장벽층으로 사용한 에치백 공정으로 제2 질화막(39)을 식각하여 트렌치(도 4a 의 37)에만 제2 질화막(39)을 남긴다.

이때, 제2 질화막(39)의 식각공정은 그 상부면이 제1 질화막(33)보다 높고 산화막(35)보다 낮게 위치하도록 실시하여 트렌치(도 4a 의 37) 내에 남긴 것이다.

여기서, 제2 질화막(39)의 식각공정은 후속 공정으로 완성되는 퓨즈의 두께를 결정하는 역할을 하게 된다.

그 다음, 퓨즈 마스크를 이용한 사진식각공정으로 퓨즈 영역을 정의하는 트렌치(미도시)를 형성한다.

이때, 퓨즈 영역에 형성된 트렌치(미도시)와 트렌치(도 4a 의 37)는 퓨즈(도 4e 의 43)의 장방향으로 라인 형태의 평면구조를 갖게 된다. 또한, 퓨즈(도 4e 의 43) 블로잉 영역에서 퓨즈의 장방향 단면구조는 제2 질화막(39)으로 매립된 트렌치(도 4a 의 37)가 퓨즈(도 4e 의 43)보다 낮게 형성된다.

도 4d 를 참조하면, 퓨즈 영역을 정의하는 트렌치(미도시) 및 트렌치(도 4a 의 37)를 매립하는 구리막(41)을 전체표면상부에 형성한다.

도 4e 를 참조하면, 구리막(41)을 CMP 하여 퓨즈 영역에 형성된 트렌치(미도시) 및 트렌치(도 4a 의 37)를 매립하는 퓨즈(43)를 형성한다. 즉, 다마신 방법을 이용하여 퓨즈(43)를 형성한 것이다.

도 4f 및 도 5 를 참조하면, 퓨즈 영역에 형성된 트렌치(미도시) 및 트렌치(도 4a 의 37)를 매립하는 퓨즈(43)를 포함하는 전체표면상부에 제3 질화막(45)을 형성한다.

아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1 는 일반적인 퓨즈를 도시한 단면도.

도 2 및 도 3 은 종래기술에 따라 형성된 반도체소자의 퓨즈 및 블로잉시 문제점을 도시한 단면도.

도 4a 내지 도 4f 는 본 발명에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도.

도 5 는 도 4f 의 공정으로 형성된 퓨즈를 퓨즈의 장방향 절단면을 따라 도시한 단면도.

Claims (9)

1. 퓨즈 블로잉 영역이 질화막과 금속의 적층구조로 형성된 반도체소자의 퓨즈.
2. 제 1 항에 있어서,

   상기 금속은 구리인 것을 특징으로 하는 반도체소자의 퓨즈.
3. 반도체기판 상에 하부절연층, 제1 질화막 및 산화막 적층구조의 퓨즈 블로잉 영역에 형성된 트렌치와,

   상기 트렌치 저부에 제1 질화막보다 높게 매립된 제2 질화막과,

   상기 제2 질화막 상에 형성된 퓨즈를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈.
4. 제 3 항에 있어서,

   상기 제2 질화막의 두께에 따라 퓨즈의 두께가 조절되는 것을 특징으로 하는 반도체소자의 퓨즈.
5. 제 3 항에 있어서,

   상기 퓨즈는 구리로 형성된 것을 특징으로 하는 반도체소자의 퓨즈.
6. 제 3 항에 있어서,

   상기 퓨즈는 상부에 제3 질화막이 더 형성된 것을 특징으로 하는 반도체소자의 퓨즈.
7. 하부절연층이 형성된 반도체기판 상에 제1 질화막 및 산화막을 적층하는 공정과,

   퓨즈 블로잉 마스크를 이용한 사진식각공정으로 산화막, 제1 질화막 및 하부절연층을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치 저부에 제2 질화막을 매립하는 공정과,

   퓨즈 마스크를 이용한 사진식각공정으로 퓨즈 영역을 정의하는 공정과,

   상기 퓨즈 영역을 매립하는 금속으로 퓨즈를 형성하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.
8. 제 7 항에 있어서,

   상기 제2 질화막은 상기 제1 질화막보다 높게 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
9. 제 7 항에 있어서,

   상기 퓨즈 형성 공정후 전체표면 상부에 제3 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.

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