KR20090076143A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

반도체 소자의 퓨즈 및 그 형성 방법 Download PDF

Info

Publication number
KR20090076143A
KR20090076143A KR1020080001903A KR20080001903A KR20090076143A KR 20090076143 A KR20090076143 A KR 20090076143A KR 1020080001903 A KR1020080001903 A KR 1020080001903A KR 20080001903 A KR20080001903 A KR 20080001903A KR 20090076143 A KR20090076143 A KR 20090076143A
Authority
KR
South Korea
Prior art keywords
fuse
semiconductor device
forming
bent portion
laser
Prior art date
Application number
KR1020080001903A
Other languages
English (en)
Inventor
문명국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080001903A priority Critical patent/KR20090076143A/ko
Priority to US12/342,256 priority patent/US20090174028A1/en
Publication of KR20090076143A publication Critical patent/KR20090076143A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 블로잉부에 미세한 선폭을 가지고, 'ㄹ'형상이 연장된 구조의 퓨즈를 형성함으로써, 퓨즈 컷팅 시 에너지를 감소시킬 수 있으며, 레이저 주사 시간을 감소시킬 수 있어 퓨즈 컷팅 불량 및 인접 퓨즈에 대한 손상을 방지할 수 있다. 또한, 레이저가 주사되는 레이저 포인트가 오정렬에도 영향을 받지 않도록 하여 퓨즈의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 퓨즈 및 그 형성 방법{A FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다. 특히, 퓨즈 컷팅 시 불량을 방지하는 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불 량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.
이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.
도 1을 참조하면, 하부구조물이 구비된 반도체 기판(미도시)의 퓨즈 영역에 다수의 퓨즈(110)를 패터닝한다.
여기서, 퓨즈(110)는 셀 영역의 플레이트(미도시) 또는 금속 배선 형성 공정 시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈(110)가 라인/스페이스(Line/Space) 형태로 형성된다.
다음에, 퓨즈(110)를 포함하는 전체 상부에 층간 절연막(미도시) 및 보호막(미도시)을 형성한다.
그 다음, 퓨즈 오픈 마스크를 이용한 리페어 식각 공정으로 다수의 퓨즈(110) 상부의 상기 보호막(미도시) 및 층간 절연막(미도시)을 식각하여 퓨즈박스(100)를 형성한다.
그 다음, 레이저를 이용한 리페어 공정으로 해당 퓨즈(110)를 이용하여 컷팅(Cutting)한다.
이때, 상기 리페어 공정은 설정된 레이저 빔의 크기로 퓨즈(110)에 레이저를 주사하여 해당 퓨즈(110)를 컷팅하게 된다.
여기서, 퓨즈(110)의 중앙부에 레이저 포인트(120)가 위치되도록 하는 것이 바람직하다.
그러나, 현재 퓨즈(110)는 게이트, 비트라인 등의 다른 레이어들과 달리 매우 큰 선폭을 가지고 형성되므로, 상기와 같이 선폭이 넓은 퓨즈를 완전하게 컷팅하기 위해서는 높은 에너지로 장시간 레이저를 주사해야 하며, 이로 인해 인접한 퓨즈에도 손상을 줄 확률이 증가하게 된다.
도 2는 상기 '도 1'에 도시된 퓨즈의 문제점을 극복하기 위해 제안된 반도체 소자의 퓨즈를 도시한 평면도이다.
도 2를 참조하면, 퓨즈 박스(200) 내측에 상기 '도 1'의 퓨즈(110)에 비해 선폭이 작은 다수의 퓨즈(210)가 구비되어 있다.
다음에, 레이저를 이용한 리페어 공정으로 해당 퓨즈(210)를 이용하여 컷팅(Cutting)한다.
이때, 상기 리페어 공정은 설정된 레이저 빔의 크기로 퓨즈(210)에 레이저를 주사하여 해당 퓨즈(210)를 컷팅하게 된다.
여기서, 퓨즈(210)의 중앙부에 레이저 포인트(220)가 위치되도록 하는 것이 바람직하다.
그러나, 상기 리페어 공정 시 레이저가 정조준되지 않고, X축 또는 Y축 방향으로 오정렬(Mis-align)되어 주사되는 경우가 발생하게 된다.
이때, 레이저 포인트(220)가 Y축방향으로 오정렬되는 경우는 큰 문제가 발생하지 않지만, 레이저 포인트(220)가 'A'와 같이 X축 방향으로 오정렬되는 경우 퓨즈가 완전히 컷팅되지 않거나, 인접한 퓨즈에 손상을 주는 문제가 발생한다.
상술한 종래 기술에 따른 반도체 소자의 퓨즈 및 그 형성 방법에 있어서, 퓨즈의 선폭이 큰 경우에는 퓨즈 컷팅 시 높은 에너지로 장시간 레이저를 주사하여야 하는 문제점이 있으며, 퓨즈의 선폭이 작은 경우에는 레이저가 정조준되지 않게 되면 퓨즈가 컷팅되지 않거나 인접한 퓨즈에 손상을 주게 되는 문제점이 있다.
본 발명은 미세한 선폭을 가지고, 'ㄹ'형상이 연장된 구조의 퓨즈를 형성함으로써, 퓨즈 컷팅 시 에너지를 감소시킬 수 있으며, 레이저 주사 시간을 감소시킬 수 있어 퓨즈 컷팅 불량 및 인접 퓨즈에 대한 손상을 방지할 수 있다. 또한, 레이저가 주사되는 레이저 포인트가 오정렬에도 영향을 받지 않도록 하여 퓨즈의 특성을 향상시키는 반도체 소자의 퓨즈 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은
하부 구조물이 구비된 반도체 기판의 퓨즈 박스 내측에 구비된 다수의 퓨즈가 구비되되, 상기 퓨즈는 중앙부에 구비된 'ㄹ'형상의 굴곡부를 포함하는 것을 특징으로 하고,
상기 퓨즈는 라인/스페이스 형태로 구비되는 것과,
상기 'ㄹ'형상의 굴곡부는 상기 퓨즈의 장축 방향을 따라 반복적으로 연장된 형태로 구비되는 것과,
상기 'ㄹ'형상의 굴곡부 중 상기 퓨즈의 단축 방향과 평행한 부분은 상기 퓨즈 양측 에지부의 선폭만큼의 길이를 가지는 것과,
상기 'ㄹ'형상의 굴곡부는 상기 퓨즈의 중앙부에 구비되는 것과,
상기 'ㄹ'형상의 굴곡부를 상기 퓨즈 전체 영역에 형성하는 것을 특징으로 한다.
또한, 반도체 소자의 퓨즈 형성 방법은
하부 구조물이 구비된 반도체 기판 상부에 중앙부에 'ㄹ'형상의 굴곡부가 구비된 퓨즈를 패터닝하는 단계와,
상기 퓨즈를 포함하는 전체 상부에 층간 절연막 및 보호막을 형성하는 단계와,
리페어 식각 공정으로 상기 보호막 및 층간 절연막을 식각하여 퓨즈 박스를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은 블로잉부의 퓨즈는 미세한 선폭을 가지도록 하여 퓨즈 컷팅 시 에너지를 감소시킬 수 있으며, 레이저 주사 시간을 감소시킬 수 있어 퓨즈 컷팅 불량 및 인접 퓨즈에 대한 손상을 방지할 수 있다. 또한, 레이저가 주사되는 레이저 포인트가 오정렬에도 영향을 받지 않도 록 하여 퓨즈의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 퓨즈를 도시한 단면도이다.
도 3을 참조하면, 하부 구조물이 구비된 반도체 기판(미도시)의 퓨즈 영역에 다수의 퓨즈(310)를 패터닝한다.
여기서, 퓨즈(310)는 셀 영역의 플레이트(미도시) 또는 금속 배선 형성 공정 시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈(310)가 라인/스페이스(Line/Space) 형태로 형성된다.
이때, 퓨즈(310)의 양측 에지부의 선폭은 상기 '도 1'에 도시된 퓨즈의 선폭과 동일하게 형성하는 것이 바람직하며, 퓨즈(310) 중앙부의 블로잉부(315)는 미세한 선폭을 가지고 'ㄹ' 형상이 반복적으로 연장된 구조를 가지도록 하는 것이 바람직하다.
이는 실제 레이저가 주사될 부분의 주변은 미세한 선폭을 가지도록 하며, 미세한 선폭을 가지되, 상기 레이저가 주사될 부분의 X방향 또는 Y방향의 마진을 확 보하기 위해 상기 'ㄹ'형상의 굴곡부 중 퓨즈(310)의 단축 방향과 평행한 부분은 퓨즈 양측 에지부의 선폭 만큼의 길이로 형성되도록 하는 것이 바람직하다.
다음에, 퓨즈(310)를 포함하는 전체 상부에 층간 절연막(미도시) 및 보호막(미도시)을 형성하고, 퓨즈 오픈 마스크를 이용한 리페어 식각 공정으로 퓨즈(310) 상부의 상기 보호막(미도시) 및 층간 절연막(미도시)을 식각하여 퓨즈 박스(300)를 형성한다.
이때, 퓨즈(310) 상부에 상기 층간 절연막(미도시)이 잔류되도록 하는 것이 바람직하다.
그 다음, 레이저를 이용한 리페어 공정으로 해당 퓨즈(310)를 이용하여 컷팅(Cutting)한다.
이때, 상기 리페어 공정은 설정된 레이저 빔의 크기로 퓨즈(310)에 레이저를 주사하여 해당 퓨즈(310)를 컷팅하게 된다.
여기서, 퓨즈(310)의 중앙부에 레이저 포인트(320)가 위치되도록 하는 것이 바람직하다.
여기서, 상기 설정된 레이저 빔의 크기는 퓨즈(310) 블로잉부(315)에 구비된 미세한 선폭의 피치(Pitch) 이상의 크기로 설정하는 것이 바람직하다.
이때, 블로잉부(315)는 미세한 선폭을 가지므로 적은 양의 에너지를 사용하여 짧은 시간 동안만 레이저를 주사하여도 해당 퓨즈(310)가 컷팅되도록 하였다.
또한, 'ㄹ'형상이 퓨즈 양측 에지부의 선폭만큼 연장되도록 하여 상기 레이저가 정조준되지 못하여 레이저 포인트(320)가 X축 방향('B' 참조.) 또는 Y축 방 향('C' 참조.)으로 오정렬(Mis-Align)되더라도 해당 퓨즈(310)가 컷팅되도록 하였다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.
도 4를 참조하면, 반도체 기판의 퓨즈 박스(400) 내측에 다수의 퓨즈(410)가 구비된다. 여기서, 퓨즈(410) 전체 영역은 상기 '도 3'에 도시된 바와 같은 'ㄹ'형상의 굴곡부를 구비하고 있다.
여기서, 상기 'ㄹ'형상의 굴곡부는 미세한 선폭을 가지고 'ㄹ' 형상이 반복적으로 연장된 구조를 가지도록 하는 것이 바람직하며, 퓨즈(410)의 장축 방향을 따라 연장된 형태로 구비된다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 퓨즈를 도시한 평면도.
도 3 및 도 4는 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
300 : 퓨즈 박스 310 : 퓨즈
315 : 블로잉부 320 : 레이저 포인트

Claims (7)

  1. 하부 구조물이 구비된 반도체 기판의 퓨즈 박스 내측에 다수의 퓨즈가 구비되되,
    상기 퓨즈는 'ㄹ'형상의 굴곡부
    를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  2. 제 1 항에 있어서,
    상기 퓨즈는 라인/스페이스 형태로 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  3. 제 1 항에 있어서,
    상기 'ㄹ'형상의 굴곡부는 상기 퓨즈의 장축 방향을 따라 반복적으로 연장된 형태로 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  4. 제 1 항에 있어서,
    상기 'ㄹ'형상의 굴곡부 중 상기 퓨즈의 단축 방향과 평행한 부분은 상기 퓨즈 양측 에지부의 선폭만큼의 길이를 가지는 것을 특징으로 하는 반도체 소자의 퓨즈.
  5. 제 1 항에 있어서,
    상기 'ㄹ'형상의 굴곡부는 상기 퓨즈의 중앙부에 구비되는 것을 특징으로 하는 반도체 소자의 퓨즈.
  6. 제 1 항에 있어서,
    상기 'ㄹ'형상의 굴곡부를 상기 퓨즈 전체 영역에 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈.
  7. 하부 구조물이 구비된 반도체 기판 상부에 중앙부에 'ㄹ'형상의 굴곡부가 구비된 퓨즈를 패터닝하는 단계;
    상기 퓨즈를 포함하는 전체 상부에 층간 절연막 및 보호막을 형성하는 단계; 및
    리페어 식각 공정으로 상기 보호막 및 층간 절연막을 식각하여 퓨즈 박스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
KR1020080001903A 2008-01-07 2008-01-07 반도체 소자의 퓨즈 및 그 형성 방법 KR20090076143A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080001903A KR20090076143A (ko) 2008-01-07 2008-01-07 반도체 소자의 퓨즈 및 그 형성 방법
US12/342,256 US20090174028A1 (en) 2008-01-07 2008-12-23 Fuse in a Semiconductor Device and Method for Forming the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080001903A KR20090076143A (ko) 2008-01-07 2008-01-07 반도체 소자의 퓨즈 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20090076143A true KR20090076143A (ko) 2009-07-13

Family

ID=40843892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080001903A KR20090076143A (ko) 2008-01-07 2008-01-07 반도체 소자의 퓨즈 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20090174028A1 (ko)
KR (1) KR20090076143A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11451014B2 (en) 2019-05-07 2022-09-20 Johnson Controls Tyco IP Holdings LLP Fuse bank for HVAC systems

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667289B2 (en) * 2005-03-29 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse structure having a tortuous metal fuse line

Also Published As

Publication number Publication date
US20090174028A1 (en) 2009-07-09

Similar Documents

Publication Publication Date Title
KR100972917B1 (ko) 반도체 소자 및 그 형성방법
KR101037452B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20060112117A (ko) 반도체소자의 퓨즈 구조 및 그 형성방법
KR100790995B1 (ko) 반도체 소자의 퓨즈박스 및 그 형성방법
KR20090076143A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100967020B1 (ko) 반도체 소자 및 그 형성 방법
KR100939160B1 (ko) 반도체 소자 및 그 형성 방법
KR100909755B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20070079804A (ko) 반도체 소자의 제조방법
KR20090072675A (ko) 노광 마스크 및 이를 이용한 반도체 소자의 퓨즈 형성 방법
US8441096B2 (en) Fuse of semiconductor device and method for forming the same
KR20100039038A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100967047B1 (ko) 반도체 소자의 제조방법
KR101102048B1 (ko) 반도체 소자의 퓨즈 및 그 제조 방법
KR100909753B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20100011556A (ko) 반도체 소자의 퓨즈 형성 방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR20090072674A (ko) 반도체 소자의 퓨즈 형성 방법
KR20110065658A (ko) 반도체 소자의 퓨즈 및 그의 형성 방법
KR20070078216A (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR20100074991A (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20070036463A (ko) 퓨즈 영역을 갖는 반도체 기억소자들의 제조방법
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
US20110001211A1 (en) Fuse for in use of a semiconductor device and method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application