KR20070036463A - 퓨즈 영역을 갖는 반도체 기억소자들의 제조방법 - Google Patents

Abstract

퓨즈 영역을 갖는 반도체 기억소자들의 제조방법을 제공한다. 상기 방법은 패드 영역 및 퓨즈 영역을 갖는 기판을 준비하는 것을 구비한다. 상기 기판의 상기 패드 영역 및 상기 퓨즈 영역 상에 제1 금속막 패턴 및 제1 캐핑막 패턴이 차례로 적층된 제1 도전막 패턴 및 제2 금속막 패턴 및 제2 캐핑막 패턴이 차례로 적층된 제2 도전막 패턴을 형성한다. 상기 제1 및 제2 도전막 패턴들을 갖는 기판의 전면 상에 감광막을 형성한다. 상기 감광막을 패터닝하여 상기 제2 도전막 패턴을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제2 캐핑막 패턴을 식각한다. 상기 감광막 패턴을 제거한다. 상기 제1 도전막 패턴 및 상기 제2 금속막 패턴을 갖는 기판 상에 제3 금속막 패턴 및 제3 캐핑막 패턴이 차례로 적층된 제3 도전막 패턴을 형성한다. 상기 제3 도전막 패턴을 갖는 기판의 전면 상에 패시베이션막을 형성한다.

패드 영역, 퓨즈 영역, 퓨즈, 감광막, 금속막, 캐핑막, 레이저 리페어

Description

퓨즈 영역을 갖는 반도체 기억소자들의 제조방법{Method of fabricating semiconductor memory devices having a fuse region}

도 1a 내지 도 1f는 종래의 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.

도 2a 내지 도 2h는 본 발명에 따른 퓨즈 영역을 갖는 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.

본 발명은 반도체 기억 소자의 제조방법에 관한 것으로서, 특히 퓨즈 영역을 갖는 반도체 기억소자의 제조방법에 관한 것이다.

반도체기판에 형성된 반도체 기억소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 칩들은 불량 칩들 또는 양호한 칩들로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀에 의해 오동작하는 경우에, 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 상기 리페어 공정은 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스를 갖도록 하기 위하여 소정의 퓨즈들을 블로잉시키는(blowing) 레이저 빔 조사 단계를 포함한다.

도 1a 내지 도 1f는 종래의 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.

도 1a를 참조하면, 반도체 기판(1)을 준비한다. 상기 기판(1)은 패드 영역(P) 및 퓨즈 영역(F)을 구비한다. 상기 기판(1) 상에 제1 층간 절연막(3)을 형성한다. 상기 제1 층간 절연막(3) 상에 차례로 적층된 도전막 및 캐핑막을 형성한다. 상기 도전막 및 상기 캐핑막을 패터닝하여 상기 패드 영역(P) 및 상기 퓨즈 영역(F) 상에 제1 도전막 패턴(5) 및 제2 도전막 패턴(7)을 형성한다. 상기 제1 및 제2 도전막 패턴들(5,7) 각각은 차례로 적층된 금속막 패턴(8) 및 캐핑막 패턴(9)으로 형성된다. 상기 금속막 패턴(8)은 알루미늄(Al) 막으로 이루어진다. 상기 캐핑막 패턴(9)은 타이타늄 질화막(TiN)으로 이루어진다.

도 2b를 참조하면, 상기 제1 및 제2 도전막 패턴들(5,7)을 갖는 기판 상에 제2 층간 절연막(11)을 형성한다. 상기 제2 층간 절연막(11) 상에 차례로 적층된 도전막 및 캐핑막을 형성한다. 상기 도전막 및 상기 캐핑막을 패터닝하여 상기 제2 층간 절연막(11) 상에 제3 및 제4 도전막 패턴들(13,15)을 형성한다. 즉, 상기 제 1 도전막 패턴(5) 상에 상기 제3 도전막 패턴(13)이 형성되고, 상기 제2 도전막 패턴(7) 상에 제4 도전막 패턴(15)이 형성된다. 상기 제3 및 제4 도전막 패턴들(13,15) 각각은 차례로 적층된 금속막 패턴(8) 및 캐핑막 패턴(9)으로 형성된다. 상기 금속막 패턴(8)은 알루미늄(Al) 막으로 이루어진다. 상기 캐핑막 패턴(9)은 타이타늄 질화막(TiN)으로 이루어진다.

도 1c를 참조하면, 상기 제3 및 제4 도전막 패턴들(13,15)을 갖는 기판 상에 제3 층간 절연막(17) 및 패시베이션막(19)을 차례로 형성한다.

도 1d를 참조하면, 상기 퓨즈 영역(F) 상의 패시베이션막(19), 제3 층간 절연막(17) 및 제4 도전막 패턴(15)을 식각하여 제거한다. 후속하여, 상기 제2 도전막 패턴(7)을 덮고 있는 제2 층간 절연막(11)을 소정의 깊이 만큼 식각하여 제거한다. 이 경우에, 상기 제2 도전막 패턴(7)의 캐핑막 패턴(9)의 상부 영역 또는 가장자리 영역이 부분적으로 식각된다. 예를 들면, 상기 캐핑막 패턴(9)의 가장 자리 영역에 과식각 영역(A)이 발생한다. 에치백 공정을 이용하여 상기 과식각 영역(A)을 갖는 캐핑막 패턴을 제거한다. 상기 에치백 공정 시에 염소 가스(Cl₂)를 식각 가스로 이용한다. 그 결과, 상기 제2 도전막 패턴(7)의 금속막 패턴(8)의 상부면 가장 자리 영역에 덴트 영역들(dented regions;B)이 발생한다. 상기 제2 도전막 패턴(7)의 금속막 패턴(8)은 퓨즈 역할을 한다.

도 1f를 참조하면, 상기 덴트 영역들(B)을 구비한 제2 도전막 패턴의 금속막 패턴(8')을 덮는 층간 절연막(21) 및 패시베이션막(23)을 차례로 형성한다.

상기와 같이 구성된 반도체 기억소자들의 리페어 공정을 진행하기 위하여 레이저 빔을 조사한다. 즉, 상기 제2 도전막 패턴의 금속막 패턴(8') 상에 레이저 빔(L)을 조사하여 퓨즈를 블로잉시킨다. 그 결과, 상기 금속막 패턴(8')의 상부면에 형성된 덴트 영역들(B)에 입사된 레이저 빔은 난반사를 발생한다. 조사된 레이저 빔이 난반사됨으로써 퓨즈의 블로잉 불량을 발생시키는 문제점이 있다.

또한, 상기 캐핑막 패턴의 에치백 공정 시에 염소 가스를 이용하기 때문에 상기 제2 도전막 패턴의 금속막 패턴, 즉 퓨즈가 부식되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 퓨즈의 블로잉 불량과 아울러서 퓨즈의 부식에 따른 신뢰성 문제를 개선하는 데 적합한 퓨즈 영역을 갖는 반도체 기억소자들의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명은 퓨즈의 블로잉 불량과 아울러서 퓨즈의 부식에 따른 신뢰성 문제를 개선하는 데 적합한 퓨즈 영역을 갖는 반도체 기억소자들의 제조방법을 제공한다. 상기 방법은 패드 영역 및 퓨즈 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판의 상기 패드 영역 및 상기 퓨즈 영역 상에 제1 금속막 패턴 및 제1 캐핑막 패턴이 차례로 적층된 제1 도전막 패턴 및 제2 금속막 패턴 및 제2 캐핑막 패턴이 차례로 적층된 제2 도전막 패턴을 형성한다. 상기 제1 및 제2 도전막 패턴들을 갖는 기판의 전면 상에 감광막을 형성한다. 상기 감광막을 패터닝하여 상기 제2 도전막 패턴을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 이용하여 상기 제2 캐핑막 패턴을 식각한다. 상기 감광막 패턴을 제거한다. 상기 제1 도전막 패턴 및 상기 제2 금속막 패턴을 갖는 기판 상에 제3 금속막 패턴 및 제3 캐핑막 패턴이 차례로 적층된 제3 도전막 패턴을 형성한다. 상기 제3 도전막 패턴을 갖는 기판의 전면 상에 패시베이 션막을 형성한다.

본 발명의 몇몇 실시예들에 있어, 상기 제1 및 제2 도전막 패턴들을 형성하기 전에 상기 기판 상에 제1 층간 절연막을 형성하는 것을 더 포함할 수 있다.

본 발명의 다른 실시예들에 있어, 상기 제3 도전막 패턴을 형성하기 전에 상기 제1 도전막 패턴 및 상기 제2 금속막 패턴을 갖는 기판의 전면 상에 제2 층간 절연막을 형성하는 것을 더 포함할 수 있다.

본 발명의 다른 실시예들에 있어, 상기 제3 도전막 패턴은 상기 패드 영역 상에 배치되도록 형성하는 것을 포함할 수 있다.

본 발명의 또 다른 실시예들에 있어, 상기 패시베이션막은 상기 제2 금속막 패턴에 대해 식각 선택비를 갖도록 형성하는 것을 포함할 수 있다.

본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 금속막 패턴들은 알루미늄(Al)막으로 형성하는 것을 포함할 수 있다.

본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 캐핑막 패턴들은 타이타늄 나이트라이드(TiN)막으로 형성하는 것을 포함할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또 한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.

도 2a 내지 도 2h는 본 발명에 따른 퓨즈 영역을 갖는 반도체 기억소자의 제조방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 반도체 기판(31)을 준비한다. 상기 기판(31)은 패드 영역(P) 및 퓨즈 영역(F)을 갖는다. 상기 패드 영역(P) 및 퓨즈 영역(F)을 갖는 기판의 전면 상에 제1 층간 절연막(33)을 형성할 수 있다. 상기 제1 층간 절연막(33)은 실리콘 산화막으로 형성할 수 있다. 상기 제1 층간 절연막(33)을 갖는 기판의 전면 상에 차례로 적층된 금속막 및 캐핑막을 형성한다. 상기 금속막은 알루미늄막으로 형성할 수 있다. 상기 캐핑막은 타이타늄 나이트라이드(TiN)막으로 형성할 수 있다.

상기 캐핑막 및 상기 금속막을 차례로 패터닝하여 상기 기판 상에 제1 및 제2 도전막 패턴들(35,37)을 형성한다. 상기 제1 및 제2 도전막 패턴들(35,37)은 상기 패드 영역(P) 및 상기 퓨즈 영역(F)에 각각 형성할 수 있다. 상기 제1 도전막 패턴(35)은 차례로 적층된 제1 금속막 패턴(35a) 및 제1 캐핑막 패턴(35b)으로 형성된다. 이와 마찬가지로, 상기 제2 도전막 패턴(37)은 차례로 적층된 제2 금속막 패턴(37a) 및 제2 캐핑막 패턴(37b)으로 형성된다.

도 2b를 참조하면, 상기 제1 및 제2 도전막 패턴들(35,37)을 갖는 기판의 전면 상에 감광막을 형성한다. 상기 감광막을 패터닝하여 상기 제2 캐핑막 패턴(35b) 의 상부면을 노출시키는 감광막 패턴(39)을 형성한다. 상기 감광막 패턴(39)을 식각 마스크로 이용하여 상기 제2 캐핑막 패턴(37b)을 식각하여 제거한다. 상기 제2 캐핑막 패턴(37b)의 식각 시에 상기 제2 금속막 패턴(37a)의 상부면도 부분적으로 식각되어 상기 제2 금속막 패턴(37a)의 상부 영역이 리세스될(recessed) 수 있다. 그 결과, 상부 영역이 리세스된 제2 금속막 패턴(37a')은 평판형(planar shaped)의 상부면을 갖게 된다.

도 2c를 참조하면, 상기 감광막 패턴(39)을 제거한다. 그 결과, 상기 패드 영역(P) 상에 제1 도전막 패턴(35)이 배치되고, 상기 퓨즈 영역(F) 상에 상부 영역이 리세스된 제2 금속막 패턴(37a')이 배치된다.

도 2d를 참조하면, 상기 제1 도전막 패턴(35) 및 그 상부 영역이 리세스된 제2 금속막 패턴(37a')을 갖는 기판의 전면 상에 제2 층간 절연막(41)을 형성할 수 있다. 상기 제2 층간 절연막(41)은 실리콘 산화막으로 형성할 수 있다.

도 2e를 참조하면, 상기 제2 층간 절연막(41)을 갖는 기판 상에 차례로 적층된 금속막 및 캐핑막을 형성할 수 있다. 상기 금속막은 알루미늄막으로 형성할 수 있다. 상기 캐핑막은 타이타늄 나이트라이드막으로 형성할 수 있다. 상기 캐핑막 및 상기 금속막을 차례로 패터닝하여 상기 기판 상에 제3 및 제4 도전막 패턴들(43,45)을 형성할 수 있다. 상기 제3 및 제4 도전막 패턴들(43,45)은 상기 패드 영역(P) 및 상기 퓨즈 영역(F)에 각각 형성할 수 있다. 상기 제3 도전막 패턴(43)은 패드 역할을 할 수 있다. 상기 제3 도전막 패턴(43)은 차례로 적층된 제3 금속막 패턴(43a) 및 제3 캐핑막 패턴(43b)으로 형성된다. 이와 마찬가지로, 상기 제4 도 전막 패턴(45)은 차례로 적층된 제4 금속막 패턴(45a) 및 제4 캐핑막 패턴(45b)으로 형성된다. 상기 제3 및 제4 도전막 패턴들(43,45)을 갖는 기판의 전면 상에 차례로 적층된 제3 층간 절연막(47) 및 패시베이션막(49)을 형성할 수 있다. 상기 제3 층간 절연막(47)은 실리콘 산화막으로 형성할 수 있다. 상기 패시베이션막(49)은 실리콘 질화막으로 형성할 수 있다.

이에 더하여, 상기 패시베이션막(49) 및 상기 제3 층간 절연막(47)은 상기 제2 금속막 패턴(37a')에 대해 식각 선택비를 갖도록 형성할 수 있다.

도 2f 및 도 2g를 참조하면, 상기 패시베이션막(49) 및 상기 제3 층간 절연막(47)을 패터닝하여 상기 제4 캐핑막 패턴(45b)의 상부면을 노출시키는 개구부(51)를 형성할 수 있다. 즉, 상기 패시베이션막(49) 및 상기 제3 층간 절연막(47)을 패터닝하여 상기 제4 캐핑막 패턴(45b)의 상부면을 노출시키도록 패시베이션막 패턴(49') 및 제3 층간 절연막 패턴(47')을 형성할 수 있다. 상기 패시베이션막 패턴(49') 및 상기 제3 층간 절연막 패턴(47')을 식각 마스크로 이용하여 상기 제4 도전막 패턴(45)을 식각할 수 있다. 즉, 상기 제4 도전막 패턴(45)을 제거할 수 있다.

도 2h를 참조하면, 상기 제4 도전막 패턴(45)이 제거된 기판 상에 차례로 적층된 층간 절연막 및 패시베이션막을 부분적으로 형성할 수 있다.

상기와 같이 형성된 반도체 기억소자의 레이저 리페어 공정을 진행할 수 있다. 즉, 상기 제2 금속막 패턴, 즉 퓨즈 상에 레이저 빔(L)을 조사하여 퓨즈를 블로잉시킬 수 있다. 이 경우에, 상기 제2 금속막 패턴이 평판형 상부면을 갖기 때문 에 레이저 빔의 난반사를 억제할 수 있다. 따라서, 퓨즈 블로잉의 불량을 억제할 수 있다.

또한, 상기 제2 캐핑막 식각 시에 염소 가스를 이용하는 식각 공정이 생략되기 때문에 염소 가스에 의해 퓨즈가 부식되지 않는다.

상술한 바와 같이 제조되는 본 발명은, 제2 금속막 패턴, 즉 퓨즈의 상부면이 평판형으로 형성되기 때문에, 레이저 리페어 공정 시에 퓨즈 블로잉의 불량을 억제할 수 있다.

이에 더하여, 상기 제2 캐핑막 식각 시에 염소 가스를 이용하는 식각 공정이 생략되기 때문에 염소 가스에 의해 퓨즈가 부식되는 것을 예방할 수 있다.

Claims (7)

1. 패드 영역 및 퓨즈 영역을 갖는 기판을 준비하고,

   상기 기판의 상기 패드 영역 및 상기 퓨즈 영역 상에 제1 금속막 패턴 및 제1 캐핑막 패턴이 차례로 적층된 제1 도전막 패턴 및 제2 금속막 패턴 및 제2 캐핑막 패턴이 차례로 적층된 제2 도전막 패턴을 형성하고,

   상기 제1 및 제2 도전막 패턴들을 갖는 기판의 전면 상에 감광막을 형성하고,

   상기 감광막을 패터닝하여 상기 제2 도전막 패턴을 노출시키는 감광막 패턴을 형성하고,

   상기 감광막 패턴을 식각 마스크로 이용하여 상기 제2 캐핑막 패턴을 식각하고,

   상기 감광막 패턴을 제거하고,

   상기 제1 도전막 패턴 및 상기 제2 금속막 패턴을 갖는 기판 상에 제3 금속막 패턴 및 제3 캐핑막 패턴이 차례로 적층된 제3 도전막 패턴을 형성하고, 및

   상기 제3 도전막 패턴을 갖는 기판의 전면 상에 패시베이션막을 형성하는 것을 포함하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
2. 제 1 항에 있어서,

   상기 제1 및 제2 도전막 패턴들을 형성하기 전에 상기 기판 상에 제1 층간 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
3. 제 1 항에 있어서,

   상기 제3 도전막 패턴을 형성하기 전에 상기 제1 도전막 패턴 및 상기 제2 금속막 패턴을 갖는 기판의 전면 상에 제2 층간 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
4. 제 1 항에 있어서,

   상기 제3 도전막 패턴은 상기 패드 영역 상에 배치되도록 형성하는 것을 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
5. 제 1 항에 있어서,

   상기 패시베이션막은 상기 제2 금속막 패턴에 대해 식각 선택비를 갖도록 형성하는 것을 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
6. 제 1 항에 있어서,

   상기 제1 및 제2 금속막 패턴들은 알루미늄(Al)막으로 형성하는 것을 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.
7. 제 1 항에 있어서,

   상기 제1 및 제2 캐핑막 패턴들은 타이타늄 나이트라이드(TiN)막으로 형성하는 것을 포함하는 것을 특징으로 하는 퓨즈 영역을 갖는 반도체 기억소자의 제조방법.

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