KR100967020B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 반도체 칩 사이즈(Size) 감소 및 퓨즈(Fuse) 페일(Fail)을 방지하기 위해, 이웃한 퓨즈 간에 교번적으로 높이를 다르게 하고, 이웃하는 퓨즈 간에 선폭을 다르게 형성하여 퓨즈(Fuse) 하부의 크랙(Crack)을 방지하는 기술이다.
Description
도 1은 종래 기술에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도.
도 3는 본 발명의 제 1 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도.
도 5는 본 발명의 제 3 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 반도체 칩 사이즈(Size) 감소 및 퓨즈(Fuse) 페일(Fail)을 방지하기 위해, 이웃한 퓨즈 간에 교번 적으로 높이를 다르게 하고, 이웃하는 퓨즈 간에 선폭을 다르게 형성하여 퓨즈(Fuse) 하부의 크랙(Crack)을 방지하는 기술이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 반도체 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다.
따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈를 레이저(laser)로 투과하여 절단해야 한다.
리페어 공정은 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라 서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다.
이러한 리페어 프로그램의 방식 중에서 레이저빔으로 퓨즈를 끊어버리는 방식이 있는데, 이렇게 레이저빔에 의해 끊어지는 배선을 퓨즈라고 하고, 그 끊어지는 부분과 이를 둘러싼 영역을 퓨즈 박스라 일컫는다.
도 1은 종래 기술에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도이다.
도 1의 (i)은 종래 기술에 따른 퓨즈를 도시한 평면도이고, (ii)는 (i)의 A-A' 절단면을 도시한 단면도이다.
하부 구조물이 구비된 반도체 기판의 퓨즈 영역에 제 1 층간 절연막을 형성한다.
다음에, 제 1 층간 절연막 상에 금속의 퓨즈용 도전막을 형성한 후, 상기 퓨즈용 도전막을 패터닝하여 수 개의 퓨즈들을 형성한다.
그 다음에, 상기 퓨즈를 덮도록 전체 표면에 제 2 층간 절연막 및 보호막을 차례로 형성한다.
상기 퓨즈는 금속의 퓨즈용 도전막의 식각 특성에 의하여 상부 선폭에 비해 하부 선폭이 넓은 사다리꼴로 형성된다.
상기한 바와 같이 종래 기술에 따른 반도체 소자 및 그 형성 방법은, 퓨즈 사용 시 퓨즈 하부에 크랙(Crack)이 발생하고, 상기 퓨즈의 하부 선폭은 넓게 형성되고, 상부 선폭은 좁게 형성되어 레이저 블로잉(Blowing) 시 퓨즈 하부에 스트레 스(Stress)가 집중되어 퓨즈(Fuse) 페일(Fail)이 발생한다.
또한, 이웃하는 퓨즈 간의 상, 하부 선폭이 넓은 사다리꼴로 동일하기 때문에 퓨즈 간의 피치(Pitch)가 증가하여 반도체 소자의 수율(Yield)이 감소되는 문제가 있다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 반도체 칩 사이즈(Size) 감소 및 퓨즈(Fuse) 페일(Fail)을 방지하기 위해, 이웃한 퓨즈 간에 교번적으로 높이를 다르게 하고, 이웃하는 퓨즈 간에 선폭을 다르게 형성하여 퓨즈(Fuse) 하부의 크랙(Crack)을 방지하는 반도체 소자 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는,
반도체 기판의 퓨즈 영역에 형성한 제 1 층간 절연막과,
상기 제 1 층간 절연막 상에 이웃한 퓨즈 간에 교번적으로 단차를 갖는 퓨즈와,
상기 퓨즈 상부에 순차적으로 형성한 제 2 층간 절연막 및 보호막 및
상기 퓨즈가 노출되도록 순차적으로 식각된 상기 보호막과 상기 제 2 층간 절연막을 특징으로 한다.
여기서, 상기 퓨즈는 이웃한 퓨즈 간에 선폭이 다른 것과,
상기 퓨즈는 선폭이 큰 영역을 블로잉시키는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판의 퓨즈 영역에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막 상에 이웃한 퓨즈 간에 교번적으로 높이를 갖는 방법으로 실시하여 형성하는 단계와,
상기 퓨즈 상부에 제 2 층간 절연막 및 보호막을 순차적으로 형성하는 단계 및
상기 퓨즈가 노출되도록 상기 보호막과 상기 제 2 층간 절연막을 차례로 식각하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 퓨즈는 이웃한 퓨즈 간에 선폭이 다른 것과,
상기 퓨즈는 선폭이 큰 영역을 블로잉시키는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 및 그 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 하부 구조물이 구비된 반도체 기판(200)에 제 1 층간 절연막(210)을 형성한다.
도 2b 및 도 2c를 참조하면, 제 1 층간 절연막(210) 상에 금속 재질의 퓨즈용 도전막(220)을 형성한 후, 상기 퓨즈용 도전막(220) 상에 감광막을 형성한다.
다음에, 퓨즈 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(230)을 형성한다.
그 다음에, 감광막 패턴(230)을 마스크로 퓨즈용 도전막(220)을 식각하여 수 개의 퓨즈(도 2d의 240)들을 형성한다.
도 2d를 참조하면, 상기 퓨즈(240)를 덮도록 전체 표면에 제 2 층간 절연막(250) 및 보호막(미도시)을 차례로 형성한다.
도 3은 본 발명의 제 1 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도이다.
도 3의 (i)은 본 발명에 따른 퓨즈들을 도시한 평면도이고, (ii)는 (i)의 B-B' 절단면을 도시한 단면도이다.
이때, 이웃하는 퓨즈 간의 높이를 교번적으로 다르게 형성하여 퓨즈 상부의 스트레스(Stress)를 완화시킴으로써 퓨즈 하부의 크랙(Crack)을 방지한다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도이다.
도 4의 (i)은 본 발명에 따른 퓨즈들을 도시한 평면도이고, (ii)는 (i)의 C- C' 절단면을 도시한 단면도이다.
이때, 이웃하는 퓨즈 간의 선폭을 다르게 형성하되, 퓨즈 간의 선폭이 얇은 영역과 넓은 영역을 교번적으로 조합하여 퓨즈 간격(Pitch)을 감소시킬 수 있다.
뿐만 아니라, 퓨즈 선폭이 넓은 영역은 레이저 블로잉(Laser Blowing) 시킬 영역으로서, 많은 열이 선폭이 얇은 영역으로 방출되지 않기 때문에 블로잉(Blowing)이 급격하게 발생하여 퓨즈의 고유 특성을 향상시킨다.
도 5는 본 발명의 제 3 실시 예에 따른 반도체 소자 및 그 형성 방법을 도시한 평면도 및 단면도이다.
도 5의 (i)은 본 발명에 따른 퓨즈들을 도시한 평면도이고, (ii)는 (i)의 D-D' 절단면을 도시한 단면도이다.
'도 5'의 퓨즈들은 '도 3' 및 '도 4'와 같은 방법으로 형성한다.
이때, 이웃하는 퓨즈 간에 높이를 교번적으로 다르게 하여 퓨즈 상부의 스트레스(Stress)를 완화시켜 퓨즈의 하부의 크랙(Crack)을 방지하며, 이웃하는 퓨즈 간의 선폭을 다르게 하여 퓨즈 간격(Pitch)을 감소시킬 수 있다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 반도체 칩 사이즈(Size) 감소 및 퓨즈(Fuse) 페일(Fail)을 방지하기 위해, 이웃한 퓨즈 간에 교번적으로 높이를 다르게 하고, 이웃하는 퓨즈 간에 선폭을 다르게 형성하여 퓨즈(Fuse) 하부의 크랙(Crack)을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 반도체 기판의 퓨즈 영역을 정의하되, 단차를 갖는 제 1 층간 절연막;상기 제 1 층간 절연막 상에 형성되되, 이웃한 퓨즈 간에 교번적으로 단차를 갖고, 선폭이 다른 퓨즈; 및상기 퓨즈를 포함한 전면에 형성한 제 2 층간 절연막을 포함하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 퓨즈의 선폭이 큰 영역을 블로잉시키는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 퓨즈 영역을 정의하되, 단차를 갖는 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상에 퓨즈용 도전막을 형성하는 단계;퓨즈 마스크를 이용한 상기 퓨즈용 도전막을 식각하여 서로 단차를 갖고, 선폭이 다른 퓨즈를 형성하는 단계; 및상기 퓨즈를 포함한 전면에 제 2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
- 삭제
- 제 4 항에 있어서,상기 퓨즈의 선폭이 큰 영역을 블로잉시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 퓨즈는 라인 형태이되, 상기 라인 형태의 퓨즈는 선폭이 큰 영역과 선폭이 작은 영역을 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 퓨즈는 라인 형태이되, 상기 라인 형태의 퓨즈는 선폭이 큰 영역과 선폭이 작은 영역을 포함하는 반도체 소자의 형성 방법.
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| KR20000031315A (ko) * | 1998-11-05 | 2000-06-05 | 윤종용 | 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치 |
| KR20060132105A (ko) * | 2005-06-17 | 2006-12-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈박스 및 그 제조 방법 |
| KR100702303B1 (ko) | 2005-05-18 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈박스 및 그 형성방법 |
| KR100703983B1 (ko) * | 2006-02-07 | 2007-04-09 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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Patent Citations (4)
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| KR100702303B1 (ko) | 2005-05-18 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈박스 및 그 형성방법 |
| KR20060132105A (ko) * | 2005-06-17 | 2006-12-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈박스 및 그 제조 방법 |
| KR100703983B1 (ko) * | 2006-02-07 | 2007-04-09 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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