KR100702303B1 - 반도체소자의 퓨즈박스 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 퓨즈 블로잉시 이웃하는 퓨즈의 특성 열화를 방지하기 위하여, 폴리실리콘 재질의 퓨즈가 서로 이웃하지 않도록 퓨즈 상측에 금속 퓨즈층을 중첩시켜 형성함으로써 스트레스에 의한 퓨즈의 크랙을 방지하는 동시에 레이저 빔을 이용한 퓨즈 블로잉 공정시 이웃하는 퓨즈의 특성 열화를 방지할 수 있도록 하는 기술이다.

Description

반도체소자의 퓨즈박스 및 그 형성방법{Fuse box of semiconductor devices and method for forming the same }

도 1 및 도 2 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 평면도.

도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도.

도 4 는 상기 도 2 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도.

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 특히 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정을 위하여 퓨즈박스를 형성할 때 상기 퓨즈박스의 에지부에서 유발되는 크랙을 방지하는 동시에 퓨즈 블로잉 공정시 이웃하는 퓨즈의 특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페어 ( Repair ), 기존 및 포스트 리페어 테스트 ( post repair test ) 등으로 진행한다.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않는 방법을 이용하면서 로우 어드레스 ( row address ( X-Address ))를 코딩된 퓨즈 형태로 대체되도록 하는 방법을 이용하고 있다.

도시되지 않았으나, 종래기술에 따른 반도체소자의 퓨즈박스를 설명하면 다음과 같다.

먼저, 하부구조물이 형성된 반도체기판 상의 소정 영역에 다수의 퓨즈를 패터닝한다.

이때, 상기 퓨즈는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막을 형성하고 이를 통한 비아콘택플러그로 상기 퓨즈에 접속되는 제1금속배선을 형성한다.

그리고, 전체표면상부에 제2층간절연막을 형성한다. 이때, 상기 제2층간절연막은 상기 제1금속배선 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음 상기 제1금속배선에 제2금속배선을 콘택시키기 위한 비아 콘택 플러그를 형성한다.

이때, 상기 비아콘택플러그는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그에 접속되는 제2금속배선을 형성함으로써 상기 퓨즈의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 제3층간절연막을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈들이 구비되는 영역인 퓨즈박스 영역 상측의 제3,2,1층간절연막을 식각하여 퓨즈박스를 형성한다.

이때, 상기 제3,2,1층간절연막의 식각공정은 상기 퓨즈 상측에 소정두께의 제1층간절연막이 남도록 실시한다.

그러나, 상기 퓨즈박스 외측의 적층구조를 이루는 각 층간의 스트레스로 인하여 상기 퓨즈박스의 에지부에 크랙이 유발되어 퓨즈가 단선되는 현상이 발생되고 그에 따른 반도체소자의 리페어 공정을 어렵게 하는 문제점이 있다.

또한, 레이저 빔을 이용한 블로잉 공정시 이웃하는 퓨즈의 특성이 변화되거나 열화되는 현상이 발생되어 그에 따른 반도체소자의 리페어 공정을 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여,

라인/스페이스 형태를 갖는 다수의 퓨즈 상에 일측 및 타측에 번갈아 중첩되도록 배열되어 이웃하는 금속층이 구비되는 구조로 레이저 빔을 이용한 퓨즈 블로잉 공정시 이웃하는 퓨즈의 특성 열화를 방지하고 스트레스에 의한 퓨즈의 크랙 유 발을 방지할 수 있도록 하는 반도체소자의 퓨즈박스 및 그 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스는,
반도체기판 상에 라인/스페이스 형태로 구비되는 다수의 퓨즈와,
상기 다수의 퓨즈 중 n번째 퓨즈 상부에 상기 퓨즈의 일측에서 타측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되어 구비되는 제 1 금속퓨즈층과,
상기 다수의 퓨즈 중 n+1번째 퓨즈 상부에 상기 퓨즈의 타측에서 일측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되어 구비되는 제 2 금속퓨즈층
을 포함하는 것과, ( 단, n 은 자연수 )
상기 금속 퓨즈층은 텅스텐으로 형성된 것과,
상기 제 1 및 제 2 금속층의 길이는 상기 퓨즈 장축길이의 1/2 ∼ 4/5 인 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은,
하부구조물이 형성된 반도체기판에 폴리실리콘으로 다수의 퓨즈를 패터닝하는 공정과,
상기 퓨즈 상측에 콘택플러그를 형성하기 위한 공정을 이용하여 상기 퓨즈와 중첩되는 금속퓨즈층을 형성하는 공정을 포함하되, 상기 금속퓨즈층은
상기 다수의 퓨즈 중에서 n번째 퓨즈의 일측에서 타측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되는 제 1 금속퓨즈층과,
상기 다수의 퓨즈 중에서 n+1번째 퓨즈의 타측에서 일측방향으로 상기 퓨즈 장축길이보다 짧은 길이로 중첩되는 제 2 금속퓨즈층
을 포함하는 것과,( 단, n 은 자연수 )
상기 금속 퓨즈층의 형성공정후 금속배선 형성공정 및 사진식각공정으로 퓨즈영역을 형성하는 공정을 더 포함하는 것과,

상기 제 1 및 제 2 금속퓨즈층의 길이는 상기 퓨즈 장축길이의 1/2 ∼ 4/5 인 것을 특징으로 한다.

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이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 및 도 2 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 평면도이다.

도 1 을 참조하면, 하부구조물이 형성된 반도체기판(미도시) 상의 소정 영역에 라인/스페이스 형태를 갖는 다수의 퓨즈(11)를 패터닝한다.

이때, 상기 퓨즈(11)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 플레이트전극 물질인 폴리실리콘으로 형성된 것이다.

도 2 를 참조하면, 전체표면상부에 제1층간절연막(미도시)을 형성하고 이를 통하여 하부구조물에 접속되는 비아콘택플러그(미도시)를 형성한다.

동시에, 상기 퓨즈(11)의 상측에 상기 비아콘택플러그를 형성하는 방법으로 금속 퓨즈층(13)을 패터닝한다. 여기서, 상기 금속 퓨즈층(13)은 텅스텐으로 형성한 것이다.

이때, 상기 금속 퓨즈층(13)은 다수의 라인/스페이스 퓨즈(11) 중에서 ( n ) ( n 은 자연수 ) 번째의 퓨즈의 일측으로부터 1/2 ∼ 4/5 만큼 중첩되고, ( n+1 ) ( n 은 자연수 ) 번째 퓨즈의 타측으로부터 1/2 ∼ 4/5 만큼 중첩되도록 형성하여, 폴리실리콘으로 형성된 퓨즈가 서로 이웃하지 않는 평면구조를 갖도록 한다.

후속 공정으로, 제1금속배선(미도시), 제2층간절연막(미도시), 제2금속배선(미도시) 및 보호막인 제3층간절연막(미도시)을 형성한 다음, 마스크를 이용한 사진식각공정으로 퓨즈박스(미도시)를 형성한다.

도 3 은 상기 도 2 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도로서, 퓨즈(11)와 금속 퓨즈층(13)만을 도시한 것이다.

도 4 는 상기 도 2 의 ⓑ-ⓑ 절단면을 따라 도시한 단면도로서, 하나의 퓨즈(11)를 장축 방향으로 절단하여 도시한 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스 및 그 형성방법은, 플레이트전극용 폴리실리콘으로 형성되는 퓨즈 상에 중첩되도록 금속 퓨즈층이 구비되되, 폴리실리콘이 서로 이웃하지 않도록 금속 퓨즈층이 구비되어 레이저 빔을 이용한 블로잉 공정시 이웃하는 퓨즈의 특성 열화를 방지하고 스트레스에 의한 퓨즈의 크랙을 방지할 수 있도록 함으로써 반도체소자의 리페어 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 반도체기판 상에 라인/스페이스 형태로 구비되는 다수의 퓨즈;

   상기 다수의 퓨즈 중 n번째 퓨즈 상부에 상기 퓨즈의 일측에서 타측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되어 구비되는 제 1 금속퓨즈층; 및

   상기 다수의 퓨즈 중 n+1번째 퓨즈 상부에 상기 퓨즈의 타측에서 일측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되어 구비되는 제 2 금속퓨즈층

   을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스.( 단, n 은 자연수 )
2. 제 1 항에 있어서,

   상기 금속 퓨즈층은 텅스텐으로 형성된 것을 특징으로 하는 반도체소자의 퓨즈박스.
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 금속층의 길이는 상기 퓨즈 장축길이의 1/2 ∼ 4/5 인 것을 특징으로 하는 반도체소자의 퓨즈박스.
4. 하부구조물이 형성된 반도체기판에 폴리실리콘으로 다수의 퓨즈를 패터닝하는 공정; 및

   상기 퓨즈 상측에 콘택플러그를 형성하기 위한 공정을 이용하여 상기 퓨즈와 중첩되는 금속퓨즈층을 형성하는 공정을 포함하되, 상기 금속퓨즈층은

   상기 다수의 퓨즈 중에서 n번째 퓨즈의 일측에서 타측방향으로 상기 퓨즈의 장축길이보다 짧은 길이로 중첩되는 제 1 금속퓨즈층; 및

   상기 다수의 퓨즈 중에서 n+1번째 퓨즈의 타측에서 일측방향으로 상기 퓨즈 장축길이보다 짧은 길이로 중첩되는 제 2 금속퓨즈층

   을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.( 단, n 은 자연수 )
5. 제 4 항에 있어서,

   상기 금속 퓨즈층의 형성공정후 금속배선 형성공정 및 사진식각공정으로 퓨즈영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
6. 제 4 항에 있어서,

   상기 제 1 및 제 2 금속퓨즈층의 길이는 상기 퓨즈 장축길이의 1/2 ∼ 4/5 인 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.

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