KR20060025891A - 반도체소자의 퓨즈박스 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈박스에 관한 것으로, 퓨즈 블로잉을 통한 리페어 공정시 수율 저하 및 동작 특성 열화를 방지하기 위하여, 반도체기판 상에 패터닝된 다수의 퓨즈와, 상기 다수의 퓨즈 외측에 퓨즈보다 높은 단차를 갖는 가아드링 형태로 구비되는 금속배선과, 상기 다수의 퓨즈 중 각각의 퓨즈 상측에 구비되는 퓨즈박스를 제공함으로써 퓨즈 블로잉시 이웃하는 퓨즈의 손상을 방지할 수 있도록 하여 반도체소자의 수율을 향상시키고 소자의 동작 특성 열화를 방지할 수 있도록 하는 기술이다.

Description

반도체소자의 퓨즈박스{Fuse box of semiconductor devices}

도 1 는 종래기술에 따라 형성된 퓨즈박스의 단면도.

도 2 은 종래기술에 따라 형성된 퓨즈박스를 도시한 평면 사진.

도 3 은 본 발명의 실시예에 따라 형성된 퓨즈박스의 평면도.

도 4 는 상기 도 3 의 ⓐ-ⓐ 절단면을 따라 도시한 퓨즈박스의 단면도.

<도면의 주요부분에 대한 부호의 설명>

11,31 : 반도체기판 13,33 : 퓨즈

15,35 : 제1층간절연막 17,37 : 제1금속배선

19,39 : 제2층간절연막 21,41 : 제2금속배선

23,43 : 제3층간절연막 25,45 : 퓨즈박스

본 발명은 반도체소자의 퓨즈박스에 관한 것으로, 특히 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정시 이웃하는 퓨즈의 손상을 방지할 수 있도록 하는 기술에 관한 것이다.

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페 어 ( Repair ), 기존 및 포스트 리페어 테스트 ( post repair test ) 등으로 진행한다.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않는 방법을 이용하면서 로우 어드레스 ( row address ( X-Address ))를 코딩된 퓨즈 형태로 대체되도록 하는 방법을 이용하고 있다.

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스 부분을 도시한 단면도이다.

도 1을 참조하면, 하부구조물이 형성된 반도체기판 (11) 상의 소정 영역에 다수의 퓨즈(13)를 패터닝한다.

이때, 상기 퓨즈(13)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것이다.

그 다음, 전체표면상부에 제1층간절연막(15)을 형성하고 이를 통하여 하부구조물에 접속되는 제1금속배선(17)을 형성한다.

그리고, 전체표면상부에 제2층간절연막(19)을 형성한다. 이때, 상기 제2층간절연막(19)은 상기 제1금속배선(17) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음 상기 제1금속배선(17)에 콘택되는 제2금속배선(21)을 형성하되, 상기 퓨즈(13)들의 바깥쪽으로 완전히 감싸는 가아드링 ( guard ring ) 형태로 형성한 것이다.

그리고, 전체표면상부에 제3층간절연막(23)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(13)들이 구비되는 영역 상측의 제3,2,1층간절연막(23,19,15)을 식각하여 퓨즈박스(25)를 형성한다.

이때, 상기 제3,2,1층간절연막(23,19,15)의 식각공정은 상기 퓨즈(13) 상측에 소정두께의 제1층간절연막(15)이 남도록 실시한다.

도 2 는 상기 도 1 의 공정으로 형성되는 반도체소자의 리페어 공정시 상기 도 1 의 퓨즈박스(25)에서 하나의 퓨즈를 블로잉하는 경우 이웃하는 퓨즈들이 손상된 경우를 도시한 평면 사진이다.

이상에서 설명한 바와 같이 종래기술에 반도체소자의 퓨즈 형성방법은, 다수의 퓨즈 상측 층간절연막을 소정두께 식각하여 하나의 퓨즈박스를 형성함으로써 퓨즈의 블로잉 공정시 이웃하는 퓨즈가 손상될 수 있고 그에 따른 반도체소자의 수율 저하되거나 동작특성이 열화되는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 각각의 퓨즈 상측의 층간절연막만을 식각하여 하나의 퓨즈박스에 하나의 퓨즈만이 구비되도록 함으로써 퓨즈 블로잉을 통한 리페어 공정시 이웃하는 퓨즈가 손상되지 않도록 하고 그에 따른 반도체소자의 수율을 향상시키며 소자의 동작 특성 열화를 방지할 수 있도록 하는 반도체소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈는,

반도체기판 상에 패터닝된 다수의 퓨즈와,

상기 다수의 퓨즈 외측에 퓨즈보다 높은 단차를 갖는 가아드링 형태로 구비되는 금속배선과,

상기 다수의 퓨즈 중 각각의 퓨즈 상측에 구비되는 퓨즈박스를 포함하는 것과,

상기 퓨즈박스는 퓨즈박스 상측으로 소정두께만을 남기는 층간절연막으로 구비되는 것과,

상기 퓨즈박스는 층간절연막을 측벽으로 구비하여 이웃하는 퓨즈박스와 소정거리 이격된 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3 은 본 발명에 따라 형성된 반도체소자의 퓨즈박스를 도시한 평면도이고, 도 4 는 상기 도 3 의 ⓐ-ⓐ 절단면을 따라 도시한 단면도이다.

도 3 및 도 4를 참조하면, 하부구조물(미도시)이 형성된 반도체기판(31) 상의 소정 영역에 다수의 퓨즈(33)를 패터닝한다.

이때, 상기 퓨즈(33)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속공정에서 패터닝하여 형성한 것이다.

그 다음, 전체표면상부에 제1층간절연막(35)을 형성하고 이를 통하여 하부구 조물에 접속되는 제1금속배선(37)을 형성한다.

그리고, 전체표면상부에 제2층간절연막(39)을 형성한다. 이때, 상기 제2층간절연막(39)은 상기 제1금속배선(37) 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음, 상기 제1금속배선(37)에 콘택되는 제2금속배선(41)을 형성하되, 상기 퓨즈(33)들의 바깥쪽으로 완전히 감싸는 가아드링 ( guard ring ) 형태로 형성한 것이다.

그리고, 전체표면상부에 제3층간절연막(43)을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(33)들이 구비되는 영역 상측의 제3,2,1층간절연막(43,39,35)을 식각하여 퓨즈박스(45)를 형성한다.

이때, 상기 퓨즈박스(45)는 하나의 퓨즈(33) 상측에 각각 형성되고, 각각의 퓨즈박스(45)는 상기 제3,2,1층간절연막(23,19,15)의 적층구조로 격리되어 형성된 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스는, 각각의 퓨즈 상측에 각각의 퓨즈박스를 형성하고 상기 퓨즈박스 간의 사이는 층간절연막으로 격리되어 리페어 공정시 실시되는 퓨즈 블로잉시 이웃하는 퓨즈의 손상을 방지할 수 있어 반도체소자의 수율을 향상시키고 동작 특성의 열화를 방지할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 반도체기판 상에 패터닝된 다수의 퓨즈와,

   상기 다수의 퓨즈 외측에 퓨즈보다 높은 단차를 갖는 가아드링 형태로 구비되는 금속배선과,

   상기 다수의 퓨즈 중 각각의 퓨즈 상측에 구비되는 퓨즈박스를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스.
2. 제 1 항에 있어서,

   상기 퓨즈박스는 퓨즈박스 상측으로 소정두께만을 남기는 층간절연막으로 구비되는 것을 특징으로 하는 반도체소자의 퓨즈박스.
3. 제 1 항에 있어서,

   상기 퓨즈박스는 층간절연막을 측벽으로 구비하여 이웃하는 퓨즈박스와 소정거리 이격된 것을 특징으로 하는 반도체소자의 퓨즈박스.

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