KR100649830B1 - 반도체소자의 퓨즈박스 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 퓨즈 상부에 형성되는 층간절연막의 두께 조절에 따른 문제점을 해결하기 위한 것으로, 퓨즈와 퓨즈 사이 위치하는 금속층 패턴을 형성하고 이를 마스크로 하여 퓨즈 상측의 층간절연막을 제거하며 상기 퓨즈와 퓨즈 사이에 금속층 패턴이 상측에 구비되는 장벽을 구비함으로써 퓨즈 블로잉 공정을 용이하게 하고 절단된 퓨즈의 잔류물에 의한 소자의 특성 열화를 방지할 수 있도록 하는 기술이다.

Description

반도체소자의 퓨즈박스 및 그 형성방법{Fuse box of semiconductor devices and Method for forming the same}

도 1 은 종래기술에 따라 형성된 반도체소자의 퓨즈박스를 도시한 평면도 및 단면도.

도 2a 내지 도 2c 는 종래기술에 따른 퓨즈박스의 블로잉 공정 후의 모습을 도시한 평면도.

도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도.

도 4a 및 도 4b 는 본 발명의 실시예에 따라 형성된 퓨즈박스의 블로잉 공정후 모습을 도시한 평면도 및 단면도.

본 발명은 반도체소자의 퓨즈박스 및 그 형성방법에 관한 것으로, 특히 퓨즈 블로잉 ( fuse blowing ) 을 통한 리페어 공정을 위하여 퓨즈박스를 형성할 때 퓨즈 상에 산화막을 남기지 않아 블로잉 공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.

일반적으로, 리페어 공정은 프리 리페어 테스트 ( pre repair test ), 리페어 ( Repair ), 기존 및 포스트 리페어 테스트 ( post repair test ) 등으로 진행한다.

상기 프리 리페어 테스트 ( pre repair test ) 공정시 페일이 발생하는 메인 셀에 대하여 퓨즈 세트의 퓨즈 블로잉을 통해 페일이 발생한 메인 셀의 어드레스를 리던던시 셀 ( redundancy cell ) 로 대체하게 된다.

셀 효율성을 향상시키기 위하여 더미 퓨즈 ( dummy fuse ) 와 인에이블 퓨즈 ( enable fuse ) 를 사용하지 않고 로우 어드레스 ( row address ( X-Address ))를 코딩된 퓨즈 형태로 대체하는 방법을 이용하고 있다.

도 1 은 도시되지 않았으나, 종래기술에 따른 반도체소자의 퓨즈박스를 도시한 평면도 및 단면도로서, 상기 단면도는 상기 평면도의 ⓧ-ⓧ 절단면을 따라 도시한 것이다. 여기서, 상기 도 1 은 퓨즈 상측의 퓨즈박스 부분만을 도시한 것이다.

도 1을 참조하면, 하부구조물이 형성된 반도체기판(11) 상의 소정 영역에 다수의 퓨즈(13)를 패터닝한다.

이때, 상기 퓨즈(13)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 다수의 퓨즈가 라인/스페이스 형태로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막(15)을 형성하고 이를 통한 비아콘택플러그로 상기 퓨즈에 접속되는 제1금속배선을 형성한다.

그리고, 전체표면상부에 제2층간절연막을 형성한다. 이때, 상기 제2층간절연 막은 상기 제1금속배선 상부를 완전히 도포할 수 있는 두께로 증착하여 형성한 것이다.

그 다음 상기 제1금속배선에 제2금속배선을 콘택시키기 위한 비아 콘택 플러그를 형성한다.

이때, 상기 비아콘택플러그는 비아콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 식각하여 형성한 것이다.

그 다음, 상기 제2비아콘택플러그에 접속되는 제2금속배선을 형성함으로써 상기 퓨즈의 바깥쪽을 완전히 감싸는 가아드링 ( guard ring )을 형성한다.

그리고, 전체표면상부에 제3층간절연막을 형성하고 마스크를 이용한 식각공정으로 상기 퓨즈(13)들이 구비되는 영역인 퓨즈박스 영역 상측의 제3,2층간절연막 및 제1층간절연막(15)을 식각하여 퓨즈박스(100)를 형성한다.

이때, 상기 제3,2,1층간절연막의 식각공정은 상기 퓨즈(13) 상측에 소정두께의 제1층간절연막(15)이 남도록 실시한다.

도 2a 내지 도 2c 는 상기 도 1 과 같이 형성된 퓨즈박스(100)에 퓨즈 블로잉 공정을 실시한 후 변화를 도시한 평면도이다.

도 2a 는 상기 도 1 의 공정으로 형성된 퓨즈박스에 퓨즈 블로잉 공정을 실시한 것으로 ⓐ 부분은 제1층간절연막(도 1의 15)이 정상적으로 블로잉된 부분을 도시한 것이다.

도 2b 는 퓨즈박스를 형성하기 위한 식각공정으로 상기 퓨즈(13) 상측의 제1층간절연막(도 1 의 15)이 완전히 제거되어 퓨즈 블로잉 공정시 퓨즈(13)를 구성 하는 폴리실리콘이 이웃하는 퓨즈에 접속되어 쇼트 ( short ) 된 경우를 도시한 것이다.

도 2c 는 퓨즈박스를 형성하기 위한 식각공정시 상기 퓨즈(13) 상측의 제1층간절연막(도 1 의 15)이 타 부분에 비하여 두껍게 형성되는 경우를 도시한 것으로, 블로잉되는 제1층간절연막(15)이 커지게 됨으로써 이웃하는 퓨즈(13)가 노출될 수 있고 그로 인하여 이웃하는 퓨즈 역시 절단될 수 있는 문제점이 있다.

상기한 바와 같이 종래기술에 따른 반도체소자의 퓨즈박스 및 그 형성방법은, 반도체소자의 고집적화에 따라 금속층을 다층으로 사용하게 되므로 플레이트전극용 폴리를 이용한 퓨즈 상측의 절연막 두께가 너무 두꺼워져 퓨즈 상측에 남겨야하는 두께를 조절하기가 어렵게 되고 그로 인하여 도 2a 내지 도 2c 와 같이 퓨즈 블로잉 공정의 모습에 차이를 보이게 됨으로써 반도체소자의 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 퓨즈박스 내에 위치한 퓨즈 상측에 층간절연막이 남지 않도록 퓨즈 사이에 층간절연막 및 금속층의 적층구조로 장벽을 구비하여 퓨즈 블로잉 공정을 용이하게 실시하고 퓨즈 잔류물로 인한 소자의 특성 열화를 방지할 수 있도록 하는 반도체소자의 퓨즈박스 및 그 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스는,

반도체기판 상에 라인/스페이스 형태로 다수의 퓨즈가 구비되고,

상기 퓨즈와 퓨즈 사이에 층간절연막 및 금속층 패턴의 적층구조로 장벽이 구비되고,

상기 층간절연막은 장벽에만 구비되는 것과,

상기 금속층 패턴은 퓨즈박스의 가아드링으로 사용되는 금속배선과 같은 물질로 형성된 것을 특징으로 한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 퓨즈박스 형성방법은,

하부구조물이 형성된 반도체기판에 폴리실리콘으로 다수의 퓨즈를 패터닝하는 공정과,

상기 퓨즈 상측에 층간절연막을 형성하고 금속배선의 형성공정시 퓨즈와 퓨즈 사이에 라인 형태의 금속층 패턴을 형성하는 공정과,

전체표면상부에 보호막을 형성하는 공정과,

퓨즈박스용 마스크를 이용한 사진식각공정으로 보호막 및 층간절연막을 식각하여 퓨즈박스를 형성하되, 상기 퓨즈를 노출시키는 공정을 포함하는 것과,

상기 사진식각공정은 금속층 패턴, 층간절연막 및 퓨즈의 식각선택비 차이를 이용하여 층간절연막을 식각하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체소자의 퓨즈박스 형성방법을 도시한 단면도이다.

도 3a를 참조하면, 하부구조물이 형성된 반도체기판(11) 상의 소정 영역에 라인/스페이스 형태를 갖는 다수의 퓨즈(33)를 패터닝한다.

이때, 상기 퓨즈(33)는 셀부의 캐패시터 형성공정시 형성되는 플레이트전극(미도시) 형성공정시 증착하고 후속 패터닝 공정으로 형성한 것으로, 플레이트전극 물질인 폴리실리콘으로 형성된 것이다.

그 다음, 전체표면상부에 제1층간절연막(35)을 형성하고 이를 통하여 하부구조물에 접속되는 비아콘택플러그(미도시)를 형성한다.

후속 공정으로, 제1금속배선(미도시), 제2층간절연막(36), 제2금속배선(미도시)을 형성한다.

동시에 상기 제2금속배선과 같은 레벨의 제2층간절연막(36) 상에 제2금속배선용 금속층으로 금속층 패턴(37)을 형성한다.

이때, 상기 금속층 패턴(37)은 퓨즈(33)의 단축 방향으로 일정거리 이격된 퓨즈(33) 사이의 위치에 퓨즈(33)와 같은 방향의 라인형태로 구비된 것이다.

도 3b를 참조하면, 보호막인 제3층간절연막(미도시)을 형성한 다음, 마스크를 이용한 사진식각공정으로 퓨즈박스(200)를 형성한다.

이때, 상기 사진식각공정은 상기 금속층 패턴(37)과의 식각선택비 차이를 이용하여 제3층간절연막 및 제2,1층간절연막(36,35)을 식각함으로써 퓨즈(33) 상측의 층간절연막을 모두 제거하고 상기 금속층 패턴(37) 하부의 제2,1층간절연막(36,35)만을 남겨 제1,2층간절연막(35,36) 및 금속층 패턴(37)의 적층구조로 장벽을 형성한다.

도 4a 및 도 4 b 는 상기 도 3b 와 같은 퓨즈박스(200)에 퓨즈 블로잉 공정을 실시한 상태를 도시한 평면도 및 단면도로서, 상기 도 4b 는 상기 도 4a 의 ⓨ-ⓨ 절단면을 따라 도시한 단면도이다.

도 4a 및 도 4b를 참조하면, 퓨즈 블로잉으로 절단된 퓨즈(33)의 폴리실리콘 잔류물 ⓓ 가 금속층 패턴(37)의 하부에 형성된 제1,2층간절연막(35,36)에 의하여 이웃하는 퓨즈(33)까지 연결되지 않는다.

본 발명의 다른 실시예는 제2금속배선의 형성공정이 아닌 다른 금속배선 형성공정에서 금속층 패턴을 형성하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈박스 및 그 형성방법은, 플레이트전극용 폴리실리콘으로 형성되는 퓨즈와 퓨즈 사이에 층간절연막 및 금속층 패턴으로 적층된 구조의 장벽을 구비하며 상기 퓨즈의 상측에 층간절연막을 남기지 않으므로, 퓨즈 블로잉 공정을 용이하게 실시할 수 있도록 하고 퓨즈의 잔류물로 인하여 이웃하는 퓨즈의 특성이 열화되는 현상을 방지할 수 있어 반도체소자의 리페어 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 반도체기판 상에 라인/스페이스 형태로 다수의 퓨즈가 구비되고,

   상기 퓨즈와 퓨즈 사이에 층간절연막 및 금속층 패턴의 적층구조로 장벽이 구비되고,

   상기 층간절연막은 장벽에만 구비되는 것을 특징으로 하는 반도체소자의 퓨즈박스.
2. 제 1 항에 있어서,

   상기 금속층 패턴은 퓨즈박스의 가아드링으로 사용되는 금속배선과 같은 물질로 형성된 것을 특징으로 하는 반도체소자의 퓨즈박스.
3. 하부구조물이 형성된 반도체기판에 폴리실리콘으로 다수의 퓨즈를 패터닝하는 공정과,

   상기 퓨즈 상측에 층간절연막을 형성하고 금속배선의 형성공정시 퓨즈와 퓨즈 사이에 라인 형태의 금속층 패턴을 형성하는 공정과,

   전체표면상부에 보호막을 형성하는 공정과,

   퓨즈박스용 마스크를 이용한 사진식각공정으로 보호막 및 층간절연막을 식각하여 퓨즈박스를 형성하되, 상기 퓨즈를 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.
4. 제 3 항에 있어서,

   상기 사진식각공정은 금속층 패턴, 층간절연막 및 퓨즈의 식각선택비 차이를 이용하여 층간절연막을 식각하는 것을 특징으로 하는 반도체소자의 퓨즈박스 형성방법.

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