KR101073125B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 리페어 공정에서 레이저를 조사하여 퓨즈를 블로잉시킬 때, 떨어져 나간 퓨즈조각이 이웃한 퓨즈에 단락되지 않도록 한 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮을 수 있도록 층간절연막을 형성하는 단계; 상기 퓨즈가 노출되도록 상기 층간절연막을 선택적으로 제거하는 단계; 및 상기 노출된 퓨즈의 측벽에 퓨즈용 스페이서를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
또한 본 발명은 기판; 기판상에 퓨즈박스영역에 노출된 형태로 구비된 적어도 2개이상의 퓨즈; 및 상기 퓨즈의 측벽에 구비된 퓨즈용 스페이서를 구비하는 반도체 메모리 장치를 제공한다.
메모리, 퓨즈, 리페어, 퓨즈용 스페이서, 레이저.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 통상적인 반도체 메모리 장치의 단면도.
도2a 내지 도2d는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
* 도면의 주요 부분에 대한 부호 설명 *
30 : 기판
31,32 : 층간절연막
33 : 퓨즈
35 : 퓨즈용 스페이서
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 리페어 공정시에 레이저를 조사하여 블로잉시키는 메모리 장치의 퓨즈에 관한 것이다.
반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨 즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.
도2a 내지 도2d는 종래기술에 의한 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.
도2a에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치의 제조방법은 기판상에 층간절연막(27)을 형성한다.
이어서 퓨즈가 형성될 영역에 퓨즈(29)를 형성한다. 퓨즈는 전술한 한 바와 같이 셀영역의 도전성 패턴을 이용하는데, 최근에는 캐패시터의 전극막이나 금속배선을 이용하고 있다. 여기서도 셀영역의 금속배선을 이용하여 퓨즈를 형성한다.
금속배선은 티타늄/티타늄질화막/알루미늄막/티타늄질화막을 적층하여 형성하게 된다.
이어서 퓨즈(29)를 덮을 수 있도록 층간절연막(28, 페시베이션막도 포함)을 형성하고, 이어서 퓨즈박스를 형성하기 위한 감광막 패턴(28')을 형성한다.
이어서 도2b에 도시된 바와 같이, 감광막 패턴(28')를 식각마스크로 하여 퓨 즈(29) 노출될 때까지 층간절연막(28)을 선택적으로 제거한다.
이어서 도2c에 도시된 바와 같이, 퓨즈(29)의 두께를 일정부분 줄인 다음, 감광막 패턴(28')을 제거한다.
여기서 퓨즈(29)의 두께를 일정부분 줄이는 이유는 통상적으로 셀영역에서 사용되는 금속배선과 같은 도전막으로 퓨즈(29)를 형성하게 되면 그 두께가 너무 두꺼워 리페어 공정시에 조사하는 레이저로 퓨즈를 블로잉시키기 매우 어렵다. 따라서 퓨즈를 일정 두께이하(알루미늄막을 3000Å 이하로)로 줄여 주는 것이다.
그런데, 이 때 금속배선막으로 형성된 퓨즈(29)를 제거하는 공정에서 주로 F를 포함한 플라즈마를 사용하여 여기에 아르곤을 첨가하여 스퍼터링 효과를 높이는 방법이 일적으로 사용되는데, 이 공정에서 이웃한 층간절연막(28)의 식각율이 더 빨라서 금속배선막에 인접한 층간절연막의 소모가 과다하게 진행된다.
이를 해결하기 위하여 금속배선으로 형성된 퓨즈(29)의 두께를 줄이는 식각공정시 Cl을 포함하는 플라즈마를 사용하면 층간절연막에 대한 식각선택비가 높아 층간절연막의 소모는 방지할 수 있으나 식각된 퓨즈의 표면이 거칠어, 리페어 공정시 레치저 조사로 퓨즈를 블로잉하기가 어렵게 되며, 금속배선막의 측벽에 식각공정시 남은 잔류물(A 참조)이 측벽에 쌓이는 문제점이 있다. 이를 해결하기 위해 퓨즈간의 피치(pitch)를 더욱 크게 해야하는 문제점이 있다.
따라서 현재는 주로 F를 포함한 플라즈마를 이용하여 퓨즈의 두께를 줄이고 있는데, 전술한 바와 같이 퓨즈(29)의 이웃한 층간절연막(28)이 너무 많이 식각되어 퓨즈가 많이 노출된 상태로 리페어 공정을 진행하게 된다.
따라서 도4c와 같이 레이저를 조사하여 퓨즈를 블로잉시키는 과정에서, 블로잉시 떨어져나간 퓨즈 파편이 노출된 이웃한 퓨즈에 붙어버리는 문제점이 생기고 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 리페어 공정에서 레이저를 조사하여 퓨즈를 블로잉시킬 때, 떨어져 나간 퓨즈조각이 이웃한 퓨즈에 단락되지 않도록 한 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정이 완료된 기판상에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮을 수 있도록 층간절연막을 형성하는 단계; 상기 퓨즈가 노출되도록 상기 층간절연막을 선택적으로 제거하는 단계; 및 상기 노출된 퓨즈의 측벽에 퓨즈용 스페이서를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
또한 본 발명은 기판; 기판상에 퓨즈박스영역에 노출된 형태로 구비된 적어도 2개이상의 퓨즈; 및 상기 퓨즈의 측벽에 구비된 퓨즈용 스페이서를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다.
본 실시예에 따른 반도체 메모리 장치는 먼저 도3a에 도시된 바와 같이, 기판(30)상에 층간절연막(31)을 형성한다.
층간절연막(31)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 제2 층간절연막(23)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다.
이어서 퓨즈가 형성될 영역에 퓨즈를 형성한다. 여기서 형성되는 퓨즈는 전술한 바와 같이 셀영역에서 형성되는 다수의 도전막중 하나를 선택하여 형성하게 되는데, 비트라인, 워드라인, 캐패시터의 전극막 또는 금속배선등으로 사용되는 도전막중 선택된 하나를 이용하여 형성하게 된다.
본 실시예에서는 금속배선, 특히 금속배선으로 사용된 알루미늄막을 이용하여 형성한다.
셀영역에서 금속배선을 형성할 때에 단지 알루미늄막만을 형성하는 것은 아니고, 알루미늄막의 하단에는 베리어메탈로 티타늄막/티타늄질화막을 형성하고, 알루미늄의 상단에는 저반사막으로 티타늄질화막을 형성하게 된다.
따라서 금속배선과 같이 형성되는 퓨즈(33)도 티타늄막/티타늄질화막/알루미늄막/티타늄질화막이 적층되어 형성된다.
이어서 퓨즈를 덮을 수 있도록 층간절연막(32)을 형성하고, 그 상부에 퓨즈박스를 형성하기 위한 감광막패턴(34)을 형성한다.
층간절연막(32)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 제2 층간절연막(23)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다.
여기서 퓨즈 상부에 층간절연막(32) 하나의 막만 표시하였으나, 실제 공정에서는 다수의 층간절연막(32)이 형성되며, 최종적으로는 페시베이션막이 형성된다.
이어서 도3b에 도시된 바와 같이, 감광막패턴을 식각마스크로 하여 퓨즈가 노출될 때까지 층간절연막(32)을 선택적으로 제거하여 퓨즈박스(X)를 형성한다.
이어서 전술한 바와 같이, 리페어 공정에서 레이저 조사로 퓨즈를 안정적으로 블로잉시키기 위해서 퓨즈의 일정부분을 제거한다. 알루미늄막이 3000Å이하로 되도록 수행한다.
이 때의 제거공정은 리페어 공정시에 금속배선으로 형성된 퓨즈를 블로잉하기 위해서는 조사되는 레이저에 너무 많은 에너지가 필요하게 때문에 수행하게 되는 것이다.
이 때의 제거공정은 F를 포함한 플라즈마를 사용하며 여기에 Ar를 첨가하여 스퍼터링 효과를 높이는 방법이 일반적으로 사용되는데 이 때 퓨즈와 인접한 층간절연막(32)의 소모가 과다하여 퓨즈가 상당부분 노출이 된다.
이어서 도3c에 도시된 바와 같이, 실리콘산화막 또는 실리콘절연막을 이용하여 스페이서용 절연막(34)을 퓨즈패턴을 따라 형성시킨다.
이어서 도3d에 도시된 바와 같이, 에치백 공정등 통해 퓨즈의 측면에 퓨즈보호용 스페이서(35)를 형성한다.
따라서 본 실시예에 따른 메모리 장치의 가장 큰 특징은 퓨즈박스에 노출된 퓨즈의 측면에 스페이서(35)가 형성되어 있다는 것이다.
계속해서 도3e를 참조하여 살펴보면, 리페어 공정시에 에러가 발견된 결함셀을 예비셀로 치환하기 위해, 어드레스 경로를 바꾸는 작업을 퓨즈를 선택적으로 블로잉함으로서 수행하게 된다.
이 때 레이저가 조사되어 블로잉되는 퓨즈의 조각이 떨어져 나가더라도 이웃한 퓨즈에는 퓨즈가드링이 형성되어 있기 때문에, 퓨즈조각으로 인해 단락등의 불량이 생기지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 리페어 공정시에 레이저 조사에 의해 떨어져 나간 퓨즈조각으로 인한 단락등의 에러가 발생하지 않아서 보다 신뢰성 잇는 리페어공정을 진행할 수 있고, 그로 인해 수율향상이 기대된다.

Claims (9)

  1. 소정공정이 완료된 기판상에 퓨즈를 형성하는 단계;
    상기 퓨즈를 덮을 수 있도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 제거하여 상기 층간절연막 내에 상기 퓨즈를 노출시키는 퓨즈박스를 형성하되, 퓨즈박스 영역에서 상기 퓨즈의 상부가 상기 층간절연막보다 돌출되도록 상기 퓨즈박스를 형성하는 단계; 및
    상기 층간절연막보다 돌출된 상기 퓨즈 상부의 측벽에 퓨즈용 스페이서를 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 퓨즈용 스페이서를 형성하는 단계는
    상기 층간절연막 및 상기 층간절연막보다 돌출된 퓨즈 상부의 전면을 따라 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 전면 건식식각하여 상기 퓨즈용 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스페이서용 절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 퓨즈는 셀영역의 금속배선용 도전막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 금속배선용 도전막은
    티타늄막/티타늄질화막/알루미늄막/티타늄질화막이 적층된 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 퓨즈로 사용된 금속막을 소정두께 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 퓨즈로 사용된 금속막을 소정두께 제거하는 단계는
    불소를 포함하는 플라즈마에 아르곤을 첨가하여 공정을 진행하는 것을 특징 으로 하는 반도체 메모리 장치의 제조방법.
  8. 기판;
    기판 상에 형성된 적어도 2개 이상의 퓨즈;
    상기 퓨즈가 형성된 기판 상에 배치되고, 상기 퓨즈를 노출시키는 퓨즈박스를 갖는 층간절연막; 및
    퓨즈용 스페이서를 포함하고,
    퓨즈박스 영역에서 상기 퓨즈의 상부는 상기 층간절연막보다 돌출되고,
    상기 퓨즈용 스페이서는 상기 층간절연막보다 돌출된 상기 퓨즈 상부의 측벽에 형성되는
    반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 퓨즈용 스페이서는 실리콘질화막 또는 실리콘산화막으로 형성된 것임을 특징으로 하는 반도체 메모리 장치.
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