KR100663364B1 - 퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자및 그 제조방법들 - Google Patents

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Abstract

퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자 및 그 제조방법들이 제공된다. 이 방법들은 집적회로 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막 상에 복수개의 퓨즈들을 형성한다. 상기 퓨즈들을 갖는 기판 상에 금속층간절연막 및 패시베이션막을 형성한다. 상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝하여 상기 퓨즈들 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows)을 형성함과 동시에 상기 퓨즈들 사이에 퓨즈 분리 장벽을 형성한다.
퓨즈 분리 장벽, 금속층간절연막 패턴, 패시베이션 패턴, 퓨즈들, 퓨즈창들, 캐핑막

Description

퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자 및 그 제조방법들{Semiconductor device including fuse region having fuse isolation barrier and methods of fabricating the same}
도 1은 종래기술에 따른 퓨즈 영역을 나타낸 단면도이다.
도 2는 본 발명의 실시예들에 따른 퓨즈 영역을 구비하는 반도체소자를 도시한 평면도이다.
도 3a 내지 도 5a는 본 발명의 실시예들에 따른 퓨즈 영역을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이다.
도 3b 내지 도 5b는 본 발명의 실시예들에 따른 퓨즈 영역을 갖는 반도체소자의 제조방법을 설명하기 위하여 도 2의 절단선 II-II'을 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자 및 그 제조방법들에 관한 것이다.
반도체기판에 형성된 반도체소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 칩들은 불량 칩들(bad chips) 또는 양호한 칩들(good chips)로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀(failed cell)에 의해 오동작하는 경우에, 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 상기 리페어 공정은 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스를 갖도록 하기 위하여 소정의 퓨즈들을 블로잉시키는(blowing) 레이저 빔 조사 단계를 포함한다.
종래 반도체 소자의 퓨즈들은 비트라인 또는 워드라인 형성 시 상기 비트라인 또는 워드라인과 동일층 상에 형성되어 왔으며, 상기 퓨즈들이 절연막에 의해 매립된 구조로 형성되어 왔다.
도 1은 종래 반도체 소자의 퓨즈 영역을 도시한 단면도이다.
도 1을 참조하면, 반도체기판(10)의 상부에 층간절연막(12)이 배치된다. 상기 층간절연막(12) 상에 퓨즈들(15)이 배치된다. 상기 퓨즈들(15)을 갖는 기판상에 금속층간절연막(20)이 배치된다. 상기 금속층간절연막(20) 내부에는 퓨즈 블로잉을 위한 퓨즈 창(25)이 배치된다. 상기 퓨즈들(15)은 상기 퓨즈 창(25) 하부의 상기 금속층간절연막(20) 내에 매립되도록 배치된다. 리페어 공정은 상기 퓨즈들(15)중 어느 하나가 상기 퓨즈창(25)을 관통하는 레이저 빔에 의해 블로잉되는 과정을 통하여 수행된다. 그러나, 종래와 같이 상기 퓨즈들(15)이 상기 금속층간절연막(20) 내에 매립되어 있는 경우에는 리페어 공정의 신뢰성에 문제가 있을 수 있다. 즉, 상기 퓨즈들(15) 중 어느 하나를 블로잉 시킨 경우에 대상 퓨즈가 완전히 블로잉되지 않고 그 일부가 잔류물(residue)로써 상기 금속층간절연막(20) 내에 남을 수 있다. 특히, 상기 잔류물의 발생 가능성은 상기 퓨즈들(15)의 측벽 하단부 영역(S)에서 높을 것이다. 또한, 이러한 잔류물 발생을 방지하고 퓨즈를 완전히 블로잉시키기 위하여 레이저 빔의 에너지를 상승시키는 경우에는 블로잉 시키기 위한 퓨즈와 인접하고 있는 퓨즈들이 손상을 받을 수 있다. 이러한 인접 퓨즈의 손상 가능성은 반도체 소자의 미세화에 따라 상기 퓨즈들(15) 간의 간격이 감소하게 됨에 따라 더욱 높아진다. 또한, 반도체 소자의 고집적화에 따른 반도체 소자의 높이 증가는 상기 퓨즈들을 상기 비트라인 또는 워드라인과 동일층 상에 형성할 경우, 퓨즈 창(fuse window)의 형성 및 퓨즈 블로잉을 더욱 어렵게 한다.
따라서, 이를 용이하게 하기 위하여 반도체 소자의 금속배선들과 동일한 층에 금속퓨즈들을 형성하는 방법이 사용되고 있으며, 상기 금속퓨즈들을 노출시키는 구조에 대한 연구가 개시되었다. 그러나, 반도체소자의 집적도가 증가함에 따라, 상기 퓨즈들 사이의 간격은 점점 감소하고 있다. 따라서, 상기 퓨즈들 중 선택된 하나의 퓨즈를 레이저 빔을 사용하여 블로잉시킬 때, 상기 선택된 퓨즈(selected fuse)에 인접한 비선택된 퓨즈(non-selected fuse)가 상기 레이저 빔에 의해 손상될 수 있다. 또한, 상기 금속퓨즈들을 노출시킨 상태로 선택된 퓨즈를 브로잉 시킬 경우, 상기 브로잉된 퓨즈 조각들이 반도체기판 표면에 흡착되어 오염원(contaminating source)으로서 작용할 수 있다. 특히, 상기 브로잉된 퓨즈 조각들이 이웃하는 퓨즈들 사이에 흡착되면, 상기 퓨즈들을 서로 전기적으로 연결시키어 반도체소자의 오동작을 유발시키게 된다.
따라서, 반도체소자의 집적도가 증가함에 따라 안정적인 퓨즈 커팅에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 선택된 퓨즈에 인접한 퓨즈의 손상 없이 상기 선택된 퓨즈를 성공적으로 커팅시키는데 적합한 퓨즈 영역을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈들 사이에 퓨즈 분리 장벽(fuse isolation barrier)을 갖는 퓨즈 영역을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 선택된 퓨즈에 인접한 퓨즈의 손상없이 상기 선택된 퓨즈를 성공적으로 커팅시킬 수 있는 퓨즈 영역의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 퓨즈 분리 장벽을 갖는 퓨즈 영역의 제조방법이 제공된다. 이 방법은 집적회로 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막 상에 복수개의 퓨즈들을 형성한다. 상기 퓨즈들을 갖는 기판 상에 금속층간절연막 및 패시베이션막을 형성한다. 상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝하여 상기 퓨즈들 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows)을 형성함과 동시에 상기 퓨즈들 사이에 퓨즈 분리 장벽을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 패시베이션막 상에 상기 퓨즈들의 상부 를 각각 가로지르는 개구부들(opening)을 갖는 포토레지스트 패턴을 형성하는 것을 더 포함하되, 상기 개구부들 사이에 바형태의 패턴이 잔존하도록 형성할 수 있다. 상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝 시 상기 포토레지스트 패턴을 식각 마스크로 사용할 수 있다.
다른 실시예들에서, 상기 퓨즈들을 갖는 기판 상에 금속층간절연막을 형성한 후, 상기 금속층간절연막을 패터닝하여 상기 퓨즈들의 양단들을 노출시키는 비아홀들을 형성할 수 있다. 상기 비아홀들을 갖는 기판 상에 상기 비아홀들을 채우면서 상기 퓨즈들에 전기적으로 접속된 상부 금속배선들을 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 분리 장벽을 형성한 후, 상기 퓨즈 분리 장벽을 갖는 기판 상에 캐핑막을 형성할 수 있다. 상기 캐핑막은 산화막 또는 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 패시베이션막은 차례로 적층된 산화막 및 질화막으로 형성할 수 있다. 상기 산화막은 상기 금속층간절연막과 동일한 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 분리 장벽은 차례로 적층된 금속층간절연막 패턴 및 패시베이션 패턴으로 형성될 수 있다.
본 발명의 다른 일 양태에 따르면, 퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자의 제조방법이 제공된다. 이 방법은 퓨즈 영역 및 패드 영역을 갖는 집적회로 기판을 준비하는 것을 포함한다. 상기 기판 상에 층간절연막을 형성한다. 상기 퓨즈 영역 내의 상기 층간절연막 상에 복수개의 금속퓨즈들을 형성한다. 상기 금속퓨즈들을 갖는 기판 상에 금속층간절연막을 형성한다. 상기 패드 영역 내의 상기 금속층간절연막 상에 금속 패드들을 형성한다. 상기 금속 패드들 및 상기 금속층간절연막 상에 패시베이션막을 형성한다. 상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝하여 상기 금속퓨즈들 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows)과 아울러서 상기 금속 패드들을 노출시키는 패드 창들(pad windows)을 형성함과 동시에 상기 금속퓨즈들 사이에 퓨즈 분리 장벽을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 패시베이션막 상에 상기 금속퓨즈들의 각각의 상부를 가로지르는 퓨즈 개구부들(fuse openings) 및 상기 금속 패드들 상부의 패드 개구부들(pad openings)을 갖는 포토레지스트 패턴을 형성하는 것을 더 포함하되, 상기 퓨즈 개구부들 사이에 바형태의 패턴이 잔존하도록 형성할 수 있다. 상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝 시 상기 포토레지스트 패턴을 식각 마스크로 사용할 수 있다.
다른 실시예들에서, 상기 퓨즈 분리 장벽을 형성한 후, 상기 퓨즈 분리 장벽을 갖는 기판 상에 캐핑막을 형성할 수 있다. 상기 캐핑막은 산화막 또는 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 패시베이션막은 차례로 적층된 산화막 및 질화막으로 형성할 수 있다. 상기 산화막은 상기 금속층간절연막과 동일한 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 퓨즈 분리 장벽은 차례로 적층된 금속층간절연 막 패턴 및 패시베이션 패턴으로 형성될 수 있다.
본 발명의 또 다른 일 양태에 따르면, 퓨즈 분리 장벽을 갖는 퓨즈 영역이 제공된다. 상기 퓨즈 영역은 집적회로 기판 상에 층간절연막을 구비한다. 상기 층간절연막 상에 퓨즈들이 배치된다. 상기 퓨즈들을 갖는 상기 층간절연막 상에 차례로 적층된 금속층간절연막 및 패시베이션막이 배치된다. 상기 패시베이션막 및 상기 금속층간절연막을 차례로 관통하여 상기 각각의 퓨즈들을 노출시키는 퓨즈창들 및 상기 퓨즈창들 사이에 퓨즈 분리 장벽이 배치된다. 이때, 상기 퓨즈 분리 장벽들은 차례로 적층된 금속층간절연막 패턴 및 패시베이션 패턴을 갖는다.
본 발명의 몇몇 실시예들에서, 상기 금속층간절연막 상에 상부금속 배선들이 배치될 수 있다. 상기 금속층간절연막을 관통하여 상기 상부금속 배선들과 상기 퓨즈들을 전기적으로 접속하는 비아콘택 플러그들이 배치될 수 있다.
다른 실시예들에서, 상기 퓨즈 분리 장벽을 갖는 기판 상에 캐핑막이 배치될 수 있다. 상기 캐핑막은 산화막 또는 질화막일 수 있다.
또 다른 실시예들에서, 상기 패시베이션 패턴은 차례로 적층된 산화막 및 질화막으로 구성될 수 있다. 상기 산화막은 상기 금속층간절연막 패턴과 동일한 물질막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 퓨즈 영역과 아울러서 패드 영역을 도시한 평면도이다. 도 3a 내지 도 5a는 본 발명의 실시예들에 따른 퓨즈 영역과 아울러서 상기 퓨즈 영역에 인접한 패드 영역들을 제조하는 방법들을 설명하기 위하여 도 2의 절단선 I-I'을 따라 취해진 단면도들이며, 도 3b 내지 도 5b는 도 3의 절단선 II-II'을 따라 취해진 단면도들이다. 도면들에 있어서, 참조부호들 "A" 및 "B"에 의해 표시된 부분들은 각각 퓨즈 영역 및 패드 영역을 나타낸다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(100) 상에 층간절연막(105)을 형성한다. 상기 층간절연막(105)을 형성하기 전에, 상기 반도체기판(100) 상에 여러 가지의 개별 소자들(discrete devices), 예컨대 트랜지스터들, 커패시터들 및 저항체들이 형성될 수 있다. 상기 층간절연막(105) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 퓨즈 영역(A) 내의 상기 층간절연막(105) 상에 복수개의 퓨즈들(110)을 형성한다. 상기 도전막은 도우핑된 폴리실리콘막, 금속 실리사이드막, 금속막, 금속 질화막 또는 이들의 조합막(combination layer)으로 형성될 수 있다. 상기 퓨즈들(110)은 도 2에서 나타낸 바와 같이 서로 평행하게 형성될 수 있다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 퓨즈들(110)을 갖는 반도체기판 상에 금속층간절연막(115)을 형성한다. 상기 금속층간절연막(115)은 산화막으로 형성 할 수 있다. 상기 금속층간절연막(115)은 HDP(high density plasma) 산화막, TEOS(tetra ethyl orthosilicate glass)막, USG(undoped silicate glass)막, 흐름성 산화막(flow oxide;FOX) 및 BPSG(boro phospho silicate glass)막으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다.
상기 금속층간절연막(115)을 패터닝하여 상기 각 퓨즈들(110)의 양 단들을 노출시키는 비아 홀들(117h)을 형성한다. 이어서, 상기 비아 홀들(117h)을 갖는 기판 상에 상기 비아 홀들(117h)을 채우는 비아콘택 플러그들(117)을 형성함과 동시에 상부 금속막을 형성한다. 상기 상부 금속막을 패터닝하여 상기 각각의 비아콘택 플러그들(117)을 통하여 상기 퓨즈들(110)에 전기적으로 접속된 상부 금속배선들(120a)을 형성함과 동시에 상기 패드 영역(B) 내의 상기 금속층간절연막(115) 상에 적어도 하나의 금속 패드(120b)를 형성한다. 상기 상부 금속막은 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다.
상기 금속 패드(120b)를 갖는 반도체기판 상에 패시베이션막(passivation layer;P)을 형성한다. 상기 패시베이션막(P)은 산화막(125) 및 질화막(130)을 차례로 적층시키어 형성할 수 있다. 상기 산화막(125)은 HDP(high density plasma) 산화막, TEOS(tetra ethyl orthosilicate glass)막, USG(undoped silicate glass)막, 흐름성 산화막(flow oxide;FOX) 및 BPSG(boro phospho silicate glass)막으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막으로 형성할 수 있다. 상기 산화막(125)은 상기 금속층간절연막(115)과 동일한 물질막으로 형성할 수 있다. 상기 질화막(130)은 실리콘 질화막으로 형성할 수 있다.
상기 패시베이션막(P) 상에 포토레지스트 패턴(135)을 형성할 수 있다. 상기 포토레지스트 패턴(135)은 상기 퓨즈들(110)의 상부를 각각 가로지르는 개구부들(openings;140a) 및 상기 금속 패드(120b)의 상부에 위치하는 패드 개구부(140b)를 갖도록 형성된다. 이때, 상기 개구부들(140a) 사이에 바형태의 패턴(135')이 잔존하도록 형성한다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 포토레지스트 패턴(135,135')을 식각 마스크로 사용하여 상기 패시베이션막(P) 및 상기 금속층간절연막(115)을 연속적으로 식각하여 상기 퓨즈들(110) 각각의 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows;145a)을 형성함과 동시에 상기 퓨즈들(110) 사이에 퓨즈 분리 장벽들(W1)을 형성한다. 또한 이와 동시에, 상기 금속 패드(120b)를 노출시키는 패드 창(pad window; 145b)을 형성한다. 상기 퓨즈 분리 장벽들(W1)은 차례로 적층된 금속층간절연막 패턴(115') 및 패시베이션 패턴(P')으로 형성될 수 있다. 상기 패시베이션 패턴(P')은 차례로 적층된 산화막 패턴(125') 및 질화막 패턴(130')으로 형성될 수 있다. 상기 퓨즈 분리 장벽들(W1)은 상기 퓨즈들(110)의 이격거리(D1)를 초과하지 않는 범위 내에서 폭을 증가시킬 수 있게 된다. 따라서, 도 4b에 나타낸 상기 퓨즈들(110) 사이의 상기 바 형태의 포토레지스트 패턴(135')의 폭을 넓힘으로써 더 넓어진 폭(D2)을 가진 퓨즈 분리 장벽들(W2)을 형성할 수 있다.
상기 퓨즈 분리 장벽들(W1)이 상기 퓨즈들(110) 사이에 형성됨에 따라, 상기 퓨즈들(110) 중 어느 하나를 선택적으로 레이저 빔을 사용하여 블로잉시킬 때, 상기 퓨즈 분리 장벽들(W1)이 상기 레이저 빔의 에너지를 차단함으로써 상기 선택된 퓨즈에 인접한 비선택된 퓨즈의 손상 없이 상기 선택된 퓨즈를 완전히 커팅시킬 수 있게 된다. 또한, 커팅된 퓨즈 조각들이 상기 퓨즈 분리 장벽들에 의해 이웃하는 퓨즈들 또는 금속배선들 영역으로 이동하는 것을 방지할 수 있게 된다.
이어, 상기 포토레지스트 패턴(135)을 제거한다. 상기 퓨즈 분리 장벽들(W1)을 갖는 기판 상에 콘포말한 캐핑막(150)을 형성할 수 있다. 상기 캐핑막(150)은 산화막 또는 질화막으로 형성할 수 있다. 상기 캐핑막(150)은 상기 퓨즈 창들(145a)에 의해 노출된 상기 퓨즈들(110)을 외부 환경으로부터 보호하기 위해 형성할 수 있다. 이어, 상기 패드 개구부(145b) 내의 상기 캐핑막(150)을 패터닝하여 상기 금속 패드(120b)를 노출시킨다.
도 2, 도 5a 및 도 5b를 다시 참조하여 본 발명의 실시예들에 따른 퓨즈 분리 장벽을 갖는 퓨즈 영역을 구비하는 반도체소자를 설명하기로 한다.
도 2, 도 5a 및 도 5b를 참조하면, 실리콘 기판과 같은 집적회로 기판(100) 상에 층간절연막(105)이 제공된다. 상기 퓨즈 영역(A) 내의 상기 층간절연막(105) 상에 복수개의 퓨즈들(110)이 배치된다. 상기 복수개의 퓨즈들(110)은 도 2에 도시된 바와 같이 서로 평행하도록 배열될 수 있다. 상기 퓨즈들(110)은 도전막으로 이루어진다. 예를 들면, 상기 퓨즈들(110)은 도우핑된 폴리실리콘막, 금속 실리사이드막, 금속막, 금속 질화막 또는 이들의 조합막(combination layer)으로 이루어질 수 있다.
상기 퓨즈들(110)을 갖는 상기 층간절연막(105) 상에 차례로 적층된 금속층간절연막(115) 및 패시베이션막(P)이 배치된다. 상기 패시베이션막(P)은 차례로 적 층된 산화막(125) 및 질화막(130)으로 구성될 수 있다. 상기 퓨즈 영역(A) 내의 상기 패시베이션막(P) 및 상기 금속층간절연막(115)을 차례로 관통하여 상기 각각의 퓨즈들(110)을 노출시키는 퓨즈창들(145a) 및 상기 퓨즈창들(145a) 사이에 퓨즈 분리 장벽들(W1)이 배치된다. 이때, 상기 퓨즈 분리 장벽들(W1)은 차례로 적층된 금속층간절연막 패턴(115') 및 패시베이션 패턴(P')을 갖는다. 상기 금속층간절연막 패턴(115')은 산화막일 수 있다. 상기 금속층간절연막 패턴(115')은 HDP(high density plasma) 산화막, TEOS(tetra ethyl orthosilicate glass)막, USG(undoped silicate glass)막, 흐름성 산화막(flow oxide;FOX) 및 BPSG(boro phospho silicate glass)막으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막일 수 있다.
상기 패시베이션 패턴(P')은 차례로 적층된 산화막 패턴(125') 및 질화막 패턴(130')으로 구성될 수 있다. 상기 산화막 패턴(130')은 HDP(high density plasma) 산화막, TEOS(tetra ethyl orthosilicate glass)막, USG(undoped silicate glass)막, 흐름성 산화막(flow oxide;FOX) 및 BPSG(boro phospho silicate glass)막으로 이루어진 일군으로부터 선택된 적어도 어느 하나의 물질막일 수 있다. 상기 산화막 패턴(130')은 상기 금속층간절연막 패턴(115')과 동일한 물질막일 수 있다. 상기 질화막 패턴(130')은 실리콘 질화막일 수 있다. 상기 퓨즈 분리 장벽들(W1)은 상기 퓨즈들(110)의 이격거리(D1)를 초과하지 않는 범위 내에서 폭을 증가시킬 수 있게 된다. 따라서, 더 넓어진 폭(D2)을 가진 퓨즈 분리 장벽들(W2)이 배치될 수 있다.
상기 퓨즈 분리 장벽들(W1)이 상기 퓨즈들(110) 사이에 배치됨에 따라, 상기 퓨즈들(110) 중 어느 하나를 선택적으로 레이저 빔을 사용하여 블로잉시킬 때, 상기 퓨즈 분리 장벽들(W1)이 상기 레이저 빔의 에너지를 차단함으로써 상기 선택된 퓨즈에 인접한 비선택된 퓨즈의 손상 없이 상기 선택된 퓨즈를 완전히 커팅시킬 수 있게 된다. 또한, 커팅된 퓨즈 조각들이 상기 퓨즈 분리 장벽들에 의해 이웃하는 퓨즈들 또는 금속배선들 영역으로 이동하는 것을 방지할 수 있게 된다.
상기 퓨즈 영역(A) 내의 상기 금속층간절연막(115)을 관통하여 상기 퓨즈들의 양단들을 노출시키는 비아홀들(117h)이 배치될 수 있다. 상기 비아홀들(117h)을 채우는 비아콘택 플러그들(117)이 배치될 수 있다. 상기 금속층간절연막(115) 상에 상기 비아콘택 플러그들(117)을 통해 상기 퓨즈들(110)과 전기적으로 접속하는 상부금속 배선들(120a)이 배치될 수 있다. 상기 패드 영역(B) 내의 상기 금속층간절연막(115) 상에 금속 패드(120b)가 배치될 수 있다. 상기 상부금속 배선들(120a) 및 상기 금속 패드(120b)는 동일한 물질막일 수 있다. 상기 퓨즈 분리 장벽들(W1)을 갖는 기판 상에 콘포말한 캐핑막(150)이 배치될 수 있다. 상기 캐핑막(150)은 산화막 또는 질화막일 수 있다. 상기 패드 영역(B) 내의 상기 캐핑막(150) 및 상기 패시베이션막(P)을 관통하여 상기 금속 패드(120b)를 노출시키는 패드 창(145b)이 배치될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 퓨즈들을 노출시키기 위한 퓨즈 창들을 형성함과 동시에 상기 퓨즈들 사이에 퓨즈 분리 장벽들을 형성한다.
이에 따라, 상기 퓨즈들 중 어느 하나를 선택적으로 레이저 빔을 사용하여 블로잉시킬 때, 상기 퓨즈 분리 장벽들이 상기 레이저 빔의 에너지를 차단함으로써 상기 선택된 퓨즈에 인접한 비선택된 퓨즈의 손상 없이 상기 선택된 퓨즈를 완전히 커팅시킬 수 있게 된다. 또한, 커팅된 퓨즈 조각들이 상기 퓨즈 분리 장벽들에 의해 이웃하는 퓨즈들 또는 금속배선들 영역으로 이동하는 것을 방지할 수 있게 된다. 따라서, 리페어 공정에 따른 불량률을 최소화할 수 있게 된다. 또한, 새로운 공정 추가 없이 변환된 디자인의 레티클을 사용하는 것으로 상기 퓨즈 분리 장벽들을 형성하여 반도체소자의 불량률을 감소시킴으로써 원가 절감 효과를 갖는다.

Claims (21)

  1. 집적회로 기판 상에 층간절연막을 형성하고,
    상기 층간절연막 상에 복수개의 퓨즈들을 형성하고,
    상기 퓨즈들을 갖는 기판 상에 금속층간절연막 및 패시베이션막을 형성하고,
    상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝하여 상기 퓨즈들 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows)을 형성함과 동시에 상기 퓨즈들 사이에 퓨즈 분리 장벽을 형성하는 것을 포함하는 퓨즈 영역의 제조방법.
  2. 제 1 항에 있어서,
    상기 패시베이션막 상에 상기 퓨즈들의 상부를 각각 가로지르는 개구부들(opening)을 갖는 포토레지스트 패턴을 형성하는 것을 더 포함하되, 상기 개구부들 사이에 바형태의 패턴이 잔존하도록 형성하고,
    상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝 시 상기 포토레지스트 패턴을 식각 마스크로 사용하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  3. 제 1 항에 있어서,
    상기 퓨즈들을 갖는 기판 상에 금속층간절연막을 형성한 후,
    상기 금속층간절연막을 패터닝하여 상기 퓨즈들의 양단들을 노출시키는 비아홀들을 형성하고,
    상기 비아홀들을 갖는 기판 상에 상기 비아홀들을 채우면서 상기 퓨즈들에 전기적으로 접속된 상부 금속배선들을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  4. 제 1 항에 있어서,
    상기 퓨즈 분리 장벽을 형성한 후,
    상기 퓨즈 분리 장벽을 갖는 기판 상에 캐핑막을 형성하는 것을 더 포함하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  5. 제 4 항에 있어서,
    상기 캐핑막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  6. 제 1 항에 있어서,
    상기 패시베이션막은 차례로 적층된 산화막 및 질화막으로 형성하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  7. 제 6 항에 있어서,
    상기 산화막은 상기 금속층간절연막과 동일한 물질막으로 형성하는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  8. 제 1 항에 있어서,
    상기 퓨즈 분리 장벽은 차례로 적층된 금속층간절연막 패턴 및 패시베이션 패턴으로 형성되는 것을 특징으로 하는 퓨즈 영역의 제조방법.
  9. 퓨즈 영역 및 패드 영역을 갖는 집적회로 기판을 준비하고,
    상기 기판 상에 층간절연막을 형성하고,
    상기 퓨즈 영역 내의 상기 층간절연막 상에 복수개의 금속퓨즈들을 형성하고,
    상기 금속퓨즈들을 갖는 기판 상에 금속층간절연막을 형성하고,
    상기 패드 영역 내의 상기 금속층간절연막 상에 금속 패드들을 형성하고,
    상기 금속 패드들 및 상기 금속층간절연막 상에 패시베이션막을 형성하고,
    상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝하여 상기 금속퓨즈들 상부면 및 측벽들을 노출시키는 퓨즈 창들(fuse windows)과 아울러서 상기 금속 패드들을 노출시키는 패드 창들(pad windows)을 형성함과 동시에 상기 금속퓨즈들 사이에 퓨즈 분리 장벽을 형성하는 것을 포함하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 패시베이션막 상에 상기 금속퓨즈들의 각각의 상부를 가로지르는 퓨즈 개구부들(fuse openings) 및 상기 금속 패드들 상부의 패드 개구부들(pad openings)을 갖는 포토레지스트 패턴을 형성하는 것을 더 포함하되, 상기 퓨즈 개구부들 사이에 바형태의 패턴이 잔존하도록 형성하고,
    상기 패시베이션막 및 상기 금속층간절연막을 연속적으로 패터닝 시 상기 포토레지스트 패턴을 식각 마스크로 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 퓨즈 분리 장벽을 형성한 후,
    상기 퓨즈 분리 장벽을 갖는 기판 상에 캐핑막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 캐핑막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 패시베이션막은 차례로 적층된 산화막 및 질화막으로 형성하는 것을 특 징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 산화막은 상기 금속층간절연막과 동일한 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 퓨즈 분리 장벽은 차례로 적층된 금속층간절연막 패턴 및 패시베이션 패턴으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 집적회로 기판 상에 배치된 층간절연막;
    상기 층간절연막 상에 배치된 퓨즈들;
    상기 퓨즈들을 갖는 상기 층간절연막 상에 차례로 적층된 금속층간절연막 및 패시베이션막; 및
    상기 패시베이션막 및 상기 금속층간절연막을 차례로 관통하여 상기 각각의 퓨즈들을 노출시키는 퓨즈창들 및 상기 퓨즈창들 사이에 존재하는 퓨즈 분리 장벽들을 포함하되, 상기 퓨즈 분리 장벽들은 차례로 적층된 금속층간절연막 패턴 및 패시베이션 패턴을 갖는 퓨즈 영역.
  17. 제 16 항에 있어서,
    상기 금속층간절연막 상에 배치된 상부금속 배선들; 및
    상기 금속층간절연막을 관통하여 상기 상부금속 배선들과 상기 퓨즈들을 전기적으로 접속하는 비아콘택 플러그들을 더 포함하는 것을 특징으로 하는 퓨즈 영역.
  18. 제 16 항에 있어서,
    상기 퓨즈 분리 장벽을 갖는 기판 상에 배치된 캐핑막을 더 포함하는 것을 특징으로 하는 퓨즈 영역.
  19. 제 18 항에 있어서,
    상기 캐핑막은 산화막 또는 질화막인 것을 특징으로 하는 퓨즈 영역.
  20. 제 16 항에 있어서,
    상기 패시베이션 패턴은 차례로 적층된 산화막 및 질화막으로 구성된 것을 특징으로 하는 퓨즈 영역.
  21. 제 20 항에 있어서,
    상기 산화막은 상기 금속층간절연막 패턴과 동일한 물질막인 것을 특징으로 하는 퓨즈 영역.
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