KR20070100496A - 반도체 소자의 퓨즈 및 그 형성 방법 - Google Patents

Abstract

본 발명은 퓨즈 블로잉시 발생하는 데미지에 의해 인접하는 퓨즈에 크랙이 발생하는 것을 방지하는데 적합한 반도체 소자의 퓨즈 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 퓨즈는 반도체 기판 상부에 형성된 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막; 및 상기 층간절연막의 상기 제1표면에 형성된 제1퓨즈라인과 상기 제2표면에 형성된 제2퓨즈라인을 포함하며 이에 따라 본 발명은 퓨즈 블로잉시 레이저 빔 어택에 의한 인접하는 퓨즈 데미지를 제거할 수 있는 효과가 있다.

리페어 퓨즈(Repair fuse), 칩 사이즈, 퓨즈 크기, 크랙(Crack)

Description

반도체 소자의 퓨즈 및 그 형성 방법{FUSE IN SEMICONDUCTOR DEVICE AND FORMING USING THE SAME}

도 1은 종래 기술에 따른 문제점을 나타낸 사진.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 퓨즈 구조를 설명한 도면.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 하부 구조

33 : 층간절연막 34 : 제1금속배선

35 : 캡핑막 36 : 제1메탈콘택

37 : 제2금속배선 38 : 리페어 영역

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리페어 퓨즈 어택을 방지하기 위한 퓨즈 형성 방법이다.

반도체 소자의 제조시 수 많은 미세 셀(Cell) 중에서 한개라도 결함이 있으면 메모리(Memory)로서의 기능을 수행하지 못하므로 불량품을 처리된다. 따라서, 현재는 메모리 소자 내에 일정 셀 어레이(Array) 마다 리던던시 로/칼럼(Redundancy row/column)을 미리 설치해 두어 결함이 발생된 불량 셀을 로/칼럼 단위로 리페어(Repair)해주는 방식으로 진행된다.

여기서 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분의 셀을 부가하며, 이러한 여분의 셀을 집적 회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 리페어 공정은 검사 공정 통해 불량으로 판명된 셀을 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 절단하므로서, 리페어할 셀들의 위치 정보를 생성하는 것이다.

리페어 공정의 진행 메카니즘은, 불량이 발생된 셀을 리페어 시키기 위하여 퓨즈 영역을 오픈시킨 다음 해당되는 퓨즈를 레이저 블로잉(Lazer Blowing)을 이용하여 절단한다.

퓨즈를 블로잉 하는 방법은, 일정 수준 이상의 퓨즈 오픈 영역을 필요로 하고, 이 때 레이저 리페어 포인트 범위보다 블로잉 영역이 크게 형성되며, 퓨즈 오 픈 영역에 인접한 배선층은 퓨즈 오픈 영역으로부터 일정 수준 이상의 공간을 확보해야 신뢰성 테스트에서 흡습에 의한 배선층 부식 등의 불량 발생을 억제할 수 있다.

도 1a 및 도 1b는 종래 기술에 따른 퓨즈 형성 방법 및 문제점을 나타낸 도면과 사진이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 DRAM 구성에 필수적인 공정이 진행된 하부 구조(12)를 형성하고, 하부 구조(12) 상에 층간절연막(13)을 형성한다.

계속해서, 층간절연막(13)의 소정 영역 상에 제1금속배선(14)을 형성한다. 이어서, 제1금속배선(14)을 포함한 층간절연막(13) 상에 제1캡핑막(15)을 형성하고, 제1캡핑막(15)을 관통하면서 제1금속배선(14)과 콘택된 메탈콘택(16)을 형성한다.

다음으로, 메탈콘택(16) 상에 제2금속배선(17)이 형성된다. 이 때, 제1금속배선(14)은 셀영역의 플레이트 전극 형성시 플레이트 전극과 동일한 물질로 형성된다. 이어서, 제2금속배선(17)을 포함하는 전면에 제2캡핑막(18)을 증착한다. 그리고나서, 제2캡핑막(18) 및 제1캡핑막(15)을 선택적으로 제거하여 퓨즈 영역(19)을 형성한다.

도 1b는 퓨즈 블로잉시 발생한 어택에 따른 퓨즈 크랙(Fuse crack)을 나타낸 사진으로, 퓨즈 블로잉시 데미지에 의해 주변 퓨즈에 크랙(A)이 발생하여 리페어 페일(Repair fail)이 발생하고 있다.

퓨즈 크랙이 발생하면, 특정 퓨즈에 조사되는 레이터의 회절 현상이 크기 때문에에 절단을 원하지 않는 인접 퓨즈도 레이저의 영향을 받게 되고, 이로 인해 인접 퓨즈가 국부적으로 가열되어 그 물성이 열화되게 된다.

또한, 특정 퓨즈 절단시 퓨즈의 파편이 인접 퓨즈로 옮겨 붙어 퓨즈간 전기적 쇼트(Short)가 발생하는 문제가 있다.

상술한 종래 기술은 제1캡핑막과 제2캡핑막이 차례로 적층된 구조로 형성된 상태에서 인접하는 퓨즈 라인들을 엇갈리게 배치하거나, 이격 배치를 함으로서 공정 수순의 복잡화 및 퓨즈 절단시 레이저 빔 에너지의 타겟팅(Targetting)이 어렵다는 문제가 있다. 또한, 퓨즈 크랙에 따른 리페어 공정에 따른 불량이 유발되고, 이에 따라 소자의 신뢰성 및 제조 수율이 감소하게 된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 퓨즈 블로잉시 발생하는 데미지에 의해 인접하는 퓨즈에 크랙이 발생하는 것을 방지하는데 적합한 반도체 소자의 퓨즈 및 그 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 퓨즈는 반도체 기판 상부에 형성된 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막, 및 상기 층간절연막의 상기 제1표면에 형성된 제1퓨즈라인과 상기 제2표면에 형성된 제2퓨즈라인을 포함한다.

또한 본 발명은 반도체 기판 상부에 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막을 형성하는 단계, 상기 층간절연막 상에 퓨즈물질을 형성하는 단계, 및 상기 퓨즈물질을 식각하여 상기 제1표면 상에 제1퓨즈라인을 형성함과 동시에 상기 제2표면 상에 제2퓨즈라인을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 퓨즈의 레이아웃도와 단면도이다.

도 2a를 참조하면, 단차(S)가 발생한 층간절연막의 표면을 따라 제1금속배선이 형성된다. 이 때, 단차가 높은 표면을 S1이라 하고, 단차가 낮은 표면을 S2라고 한다.

상기와 같은 레이아웃을 참조하여 A∼A' 방향 및 B∼B' 방향으로 절취한 단면도를 알아본다.

도 2b는 도 2a의 도면을 A∼A' 방향으로 절취한 단면도이다.

도 2b를 참조하면, 반도체 기판(21) 상에 DRAM 구성에 필수적인 하부 구조(22)가 형성되고, 하부 구조(22) 상에 표면 단차(S)를 가지는 층간절연막(23)이 형성된다.

그리고, 표면 단차(S)는 단차가 높은 표면(S1)과 단차가 낮은 표면(S2)를 가지며, 표면 단차(S)를 따라 사용되는 제1금속배선(24)이 형성되고, 제1금속배선(24)을 포함한 층간절연막(23) 상에 캡핑막(25)이 형성되고, 캡핑막(25)을 관통하면서 제1금속배선(24)과 콘택된 제1메탈콘택(26)이 형성되고, 제1메탈콘택(26) 상에 제2금속배선(27)이 형성된다.

제1금속배선(24)은 셀영역의 플레이트 전극 형성시 플레이트 전극과 동일한 물질로 형성된다. 한편, 제1금속배선(24)은 제1퓨즈로 사용되고, 제2금속배선(27)은 제2퓨즈로 사용된다.

여기서, 인접하는 퓨즈 간의 단차가 있기 때문에 퓨즈 간의 간격을 확보할 수 있으므로 퓨즈 블로잉시 퓨즈 파편에 의한 크랙 및 레이저 조사시 레이저 회절 현상에 따른 주변 퓨즈에 대한 퓨즈 크랙을 원천적으로 방지할 수 있다.

도 2c를 참조하면, 반도체 기판(21) 상에 하부 구조(22)가 형성되고, 하부 구조(23) 상에 표면 단차(S)를 가지는 층간절연막(23)이 형성된다. 이때, 표면 단차(S)는 상단부(S1)와 하단부(S2)로 이루어지며, 이러한 표면 단차(S)에 따라 인접하는 퓨즈 간의 어택을 방지할 수 있다.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 퓨즈 형성 방법을 나타낸 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 DRAM 구성에 필요한 소정의 공정이 진행된 하부 구조(32)를 형성한 후, 하부 구조(32) 상에 층간절연막(33)을 형성한다.

그리고나서, 층간절연막(33)의 소정 영역 상에 층간절연막(33)의 표면 단차를 유발하기 위한 단차유발마스크(도시하지 않음)를 형성하고 이를 식각 베리어로 하여 층간절연막(33)의 표면을 선택적으로 식각하여 층간절연막(33)의 표면 단차(S)를 유발시킨다. 이 때, 표면 단차(S)는 상단부(S1)와 하단부(S2)로 이루어진다.

도 3b에 도시된 바와 같이, 표면 단차(S)를 따라 제1퓨즈라인으로 사용될 제1금속배선(34)을 형성한다. 제1금속배선(34)은 셀영역의 플레이트 전극 형성시 플레이트 전극과 동일한 물질로 형성된다.

다음으로, 제1금속배선(34)을 포함하는 층간절연막(33)의 전면에 캡핑막(35)을 형성한다. 여기서, 캡핑막(35)은 단일 산화막(Oxide) 또는 산화막(Oxide)과 질화막(Nitride)의 적층 구조를 사용하는 것이 바람직하며, 본 발명의 실시예에서는 단일 산화막을 사용한다.

도 3c에 도시된 바와 같이, 캡핑막(35)을 관통하여 제1금속배선(34)과 콘택되는 제1메탈콘택(36)을 형성한다. 여기서, 제1메탈콘택(36)은 비아콘택(Via contact)을 의미한다. 그리고나서, 제1메탈콘택(36)과 콘택되는 제2금속배선(37)을 형성한다.

예컨대, 제2금속배선(37)은 티타늄막, 티타늄질화막, 알루미늄막, 티타늄막, 티타늄질화막이 차례로 적층된 구조(Ti/TiN/Al/Ti/TiN)를 가진다. 여기서, 알루미늄막을 사용하는 이유는 알루미늄막은 비저항이 작아서 고속 동작에 유리하기 때문이다. 그러나, 알루미늄막만을 단일막으로 형성하면, 반사도(약 0.8) 가 크기 때문 에 알루미늄막 상에 반사방지막(Anti Reflection Coating)으로 Ti/TiN을 차례로 형성시킨다. 즉 난반사를 위해 추가적으로 형성해주는 것이며, Ti/TiN을 형성하였을 경우의 반사도는 약 0.3이다.

알루미늄막 하부의 Ti/TiN 적층 구조에서, Ti는 콘택 저항 감소를 위함이고 TiN은 알루미늄합금으로부터 실리콘의 흡수(Sucking)가 일어나는 것을 방지하기 위해서이다.

도 3d에 도시된 바와 같이, 캡핑막(35)을 선택적으로 제거하여 오픈 영역(38)을 형성한다. 표면 단차가 발생한 층간절연막(33) 상에 제1금속배선, 즉 제1퓨즈가 형성되므로 이후, 제1퓨즈를 선택적으로 절단할 때, 표면 단차로 인해 인접하는 퓨즈 간의 어택을 방지할 수 있다.

또한, 표면 단차를 가지는 층간절연막 상에 제1퓨즈를 형성하므로 퓨즈 간의 간격도 종래의 동일한 라인에 형성된 퓨즈 간의 간격에 비해 증가하므로, 같은 면적에 더 많은 퓨즈를 형성할 수 있다.

상술한 바와 같이, 퓨즈 블로잉시 인접하는 퓨즈의 크랙을 방지하기 위하여, 단차를 가지는 층간절연막 상에 퓨즈를 형성하므로 인접하는 퓨즈의 절단시 퓨즈 간의 크랙을 방지하므로서 이웃하는 퓨즈의 데미지를 제거할 수 있고, 소자의 수율도 향상시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 단차를 갖는 층간절연막 상에 퓨즈라인을 형성하므로, 퓨즈 블로잉시 레이저 빔 어택에 의한 인접하는 퓨즈 데미지를 제거할 수 있는 효과가 있다.

또한, 퓨즈 블로잉시 인접하는 퓨즈에 대한 어택을 제거함으로 퓨즈간 간격을 줄일 수 있으며 이를 통해 퓨즈 디자인 룰의 감소를 통해 퓨즈 사이즈를 줄여 칩 크기 감소를 도모할 수 있다.

또한, 퓨즈 데미지에 의한 어택을 완전히 제거함으로 리페어 수율 향상을 가져와 제조 수율의 향상 및 칩의 경쟁력을 높일 수 있다.

Claims (9)

1. 반도체 기판 상부에 형성된 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막; 및

   상기 층간절연막의 상기 제1표면에 형성된 제1퓨즈라인과 상기 제2표면에 형성된 제2퓨즈라인

   을 포함하는 반도체 소자의 퓨즈.
2. 제1항에 있어서,

   상기 제1퓨즈라인과 상기 제2퓨즈라인은,

   티타늄막, 티타뉴질화막, 알루미늄막, 티타늄막 및 티타늄질화막의 순서로 형성된 반도체 소자의 퓨즈.
3. 반도체 기판 상부에 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 퓨즈물질을 형성하는 단계; 및

   상기 퓨즈물질을 식각하여 상기 제1표면 상에 제1퓨즈라인을 형성함과 동시에 상기 제2표면 상에 제2퓨즈라인을 형성하는 단계

   를 포함하는 반도체 소자의 퓨즈 형성 방법.
4. 제3항에 있어서,

   상기 층간절연막을 형성하는 단계는,

   상기 반도체 기판 상부에 표면이 평탄한 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 및

   상기 마스크 패턴을 식각베리어로 상기 층간절연막을 일부 식각하여 상기 제1퓨즈라인이 놓이는 제1표면과 상기 제2퓨즈라인이 높이는 제2표면을 형성하는 단계

   를 포함하는 반도체 소자의 퓨즈 형성 방법.
5. 제4항에 있어서,

   상기 제1표면과 제2표면을 형성하는 단계에서,

   상기 제1표면은 상기 제1퓨즈라인의 일부가 놓이는 제1영역과 상기 제1퓨즈라인의 나머지 일부가 놓이는 제2영역으로 나누어 형성하되, 상기 제2영역은 상기 제2표면과 동일한 표면을 갖는 반도체 소자의 퓨즈 형성 방법.
6. 제4항에 있어서,

   상기 제1표면과 제2표면을 형성하는 단계에서,

   상기 제2표면은 상기 제2퓨즈라인의 일부가 놓이는 제3영역과 상기 제2퓨즈라인의 나머지 일부가 놓이는 제4영역으로 나누어 형성하되, 상기 제4영역은 상기 제1표면과 동일한 표면을 갖는 반도체 소자의 퓨즈 형성 방법.
7. 제3항에 있어서,

   상기 제1퓨즈라인과 상기 제2퓨즈라인은,

   티타늄막, 티타뉴질화막, 알루미늄막, 티타늄막 및 티타늄질화막의 순서로 형성하는 반도체 소자의 퓨즈 형성 방법.
8. 제3항에 있어서,

   상기 반도체 기판 상부에 제1표면과 상기 제1표면보다 낮은 제2표면을 갖는 층간절연막을 형성하는 단계는,

   상기 층간절연막 상에 단차유발마스크를 형성하는 단계; 및

   상기 단차유발마스크를 식각베리어로 상기 층간절연막을 선택적으로 식각하는 단계

   를 더 포함하는 반도체 소자의 퓨즈 형성 방법.
9. 제8항에 있어서,

   상기 단차유발마스크는,

   포토레지스트 패턴으로 형성하는 반도체 소자의 퓨즈 형성 방법.

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