KR20090088678A - 퓨즈 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 퓨즈 및 그 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 퓨즈는, 하부구조물 상부 일측에 연결되는 하부 금속컨택과, 상기 하부 금속컨택 상부에 일측이 연결된 브릿지 레이어와, 상기 브릿지 레이어의 타측 상부에 연결되고, 상기 하부 금속컨택 간격보다 더 좁은 간격으로 형성되는 상부 금속컨택을 포함하여 구성함을 특징으로 한다.
상기와 같이, 본 발명은 금속컨택을 2단계에 걸쳐 일정 간격으로 분리 형성함으로써 금속배선과 하부구조의 오버랩되는 구간을 없애주어 레이저 조사 시 하부구조 손상 및 인접 퓨즈 페일을 방지하여 메모리 소자의 수율을 향상시키는 효과가 있다.
퓨즈, 금속컨택, 2단, 블로잉

Description

퓨즈 및 그 제조 방법{FUSE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 퓨즈 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 금속컨택을 2단으로 형성하여 금속배선과 비트라인이 오버랩되지 않도록 함으로써, 레이저가 조사되는 영역의 비트라인이 손상받아 인접 퓨즈에 미치는 악영향을 개선하고 저항증가로 인해 퓨즈 블로잉이 더욱 효과적으로 수행되도록 하는 기술에 관한 것이다.
일반적으로 반도체 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리한다. 이에, 불량 메모리셀을 리페어(repair)하는 기능이 필요하다.
일반적인 불량 메모리셀의 리페어 방식은 반도체 장치 내에 리던던시 메모리셀을 구비하고, 불량 메모리셀이 발생하면 불량 메모리셀을 리던던시 메모리셀로 대체한다.
리페어 방식을 더욱 구체적으로 설명하면, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/칼럼 단위의 리던던시 메모리 셀로 대체해 주는 방 식으로 진행된다.
즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 리던던시(redundancy) 메모리셀의 어드레스 신호로 바꾸어 주어, 실제 사용시 불량 어드레스에 해당하는 신호가 입력되면 대응되는 리던던시 메모리셀이 선택되도록 리페어 작업을 하여 실제 칩의 동작에 영향이 없도록 한다.
이와 같이 어드레스 경로를 변경하기 위한 방식중의 하나가 퓨즈 블로잉(blowing)이며, 퓨즈 블로잉은 레이저 빔으로 퓨즈를 태워서 끊어버리는 절단 방식인데, 레이저에 의해 끊어지는 배선을 퓨즈라고 하고 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈박스라고 한다.
도 1은 종래 기술에 따른 메탈 퓨즈를 구비한 반도체 소자의 단면도이다.
도 1을 참조하면, 종래의 메탈 퓨즈를 구비한 반도체 소자의 퓨즈영역은 비트라인(102) 상부에 제 1 층간절연막(104), 제 2층간절연막(108)을 순차적으로 증착하고 제 1 층간절연막(104), 제 2 층간절연막(108)을 지나 비트라인(102)에 연결되는 금속컨택(110)을 형성하며, 금속컨택(110) 상부에 금속배선(112) 및 보호막(114)을 형성한다.
이에, 퓨즈 블로잉 시 금속배선(112)에 레이저를 조사하여 금속배선(112)을 절단하게 되는데 도 2와 같이, 레이저를 금속배선(112)에 조사하는 경우 금속컨택(110)과 닿아있는 하부구조(비트라인지역)에도 손상(점선부분)을 입히게 되어 근접 퓨즈 페일을 유발할 수 있다.
또한, 도 3에서는 금속컨택이 없는 경우 퓨즈 블로잉된 곳과 오버랩(overlap)되는 하부구조(더미 게이트)가 손상을 입은 경우를 도시한다.
이와같이, 종래의 메탈 퓨즈는 레이저 조사 시 금속배선(112)과 오버랩되는 하부구조(비트라인, 더미게이트 등)에도 손상을 주어 인접 퓨즈에도 악영향을 미치는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 금속컨택을 2단계에 걸쳐 일정 간격으로 분리 형성함으로써 금속배선과 하부구조(비트라인, 더미게이트 등)가 오버랩되는 구간을 없애주어 하부구조의 손상 및 인접 퓨즈 페일을 방지하여, 메모리 소자의 수율을 향상시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 퓨즈는, 하부구조물 상부 일측에 연결되는 하부 금속컨택과, 상기 하부 금속컨택 상부에 일측이 연결된 브릿지 레이어와, 상기 브릿지 레이어의 타측 상부에 연결되고, 상기 하부 금속컨택 간격보다 더 좁은 간격으로 형성되는 상부 금속컨택을 포함하여 구성함을 특징으로 한다.
또한, 상기 하부구조물과 상기 상부 금속컨택이 오버랩되지 배치되는 것을 특징으로 한다.
또한, 상기 브릿지 레이어는, 상기 하부 금속컨택 및 상기 상부 금속컨택과 전기적 연결이 가능한 물질로 형성되는 것을 특징으로 한다.
또한, 상기 상부 금속컨택과 상기 금속배선 사이에 최상위 브릿지 레이어 및 최상위 금속컨택을 더 포함하여 형성하는 것을 특징으로 하는 한다.
또한, 본 발명의 실시예에 따른 퓨즈의 제조방법은, 하부구조물 상부에 하부 금속컨택을 형성하는 단계와, 상기 하부 금속컨택 상단에 브릿지 레이어의 일측이 연결되도록 형성하는 단계와, 상기 브릿지 레이어의 타측에 연결되되, 상기 하부의 금속컨택간의 간격보다 좁게 상부 금속컨택을 형성하는 단계와, 상기 상부 금속컨택 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 하부구조물과 상기 금속배선은 오버랩되지 않도록 배치되는 것을 특징으로 한다.
또한, 상기 상부 금속컨택을 형성하는 단계와 상기 금속배선을 형성하는 단계 사이에, 상기 상부 금속컨택 상부에 최상위 브릿지 레이어를 형성하고, 그 상부에 최상위 금속컨택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 브릿지 레이어는 상기 하부 금속컨택 및 상기 상부 금속컨택과 동일물질로 형성되는 것을 특징으로 한다.
상기와 같이 본 발명은 금속컨택을 2단계에 걸쳐 일정 간격으로 분리 형성함으로써 금속배선과 하부구조(비트라인, 더미게이트)가 오버랩되는 구간을 없애주어 레이저 조사 시 하부구조 손상 및 인접 퓨즈 페일을 방지하여 메모리 소자의 수율을 향상시키는 효과가 있다.
이하, 본 발명에 따른 퓨즈 및 그 제조 방법을 첨부된 도 4a 내지 도 4c를 참조하여 상세히 설명한다.
먼저, 도 4c를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 퓨즈는, 하부구조(비트라인;202) 상부에 제 1 층간절연막(204)이 형성되고, 제 1 층간절연막 내에 비트라인(202)과 연결되는 금속컨택(206)이 형성된다. 이때, 금속컨택(206)은 소정 간격 분리되어 형성된다.
제 1 층간절연막(204)의 상부에 금속컨택(206)과 접속되는 브릿지 레이어(208)가 각각 형성되고, 브릿지 레이어(208) 및 제 1 층간절연막(204) 상부에 제 2 층간절연막(210)이 형성되며, 브릿지 레이어(208)의 일측에 연결되는 금속컨택(212)이 형성된다. 그리고, 금속컨택(212) 상부에 금속배선(214) 및 보호막(216)이 일정 크기로 형성된다.
이때, 금속컨택(212)은 하부 금속컨택(206)의 간격보다 좁게 형성하여 금속배선(214)과 하부구조의 비트라인(202)이 오버랩되지 않도록 배치함으로써, 레이저로 금속배선(214)을 절단 시 레이저가 하부구조의 비트라인(202)에 영향을 주지 않도록 한다.
이하, 도 4a 내지 도 4c를 참조하여 본 발명의 실시예에 따른 퓨즈 제조방법을 구체적으로 설명하기로 한다.
먼저, 도 4a를 참조하면, 반도체 기판(미도시) 상부에 비트라인(202) 및 제 1 층간절연막(204)을 순차적으로 형성한다. 이때, 비트라인(202)은 양측으로 분리 된 구조를 가지고, 제 1 층간절연막(204)은 6000Å 두께로 증착(deposition)한다.
그 후, 금속 컨택(206)을 형성하기 위한 에치(etch)공정을 실시하여 금속 컨택홀을 형성하고, 그 금속 컨택홀에 티타늄 나이트라이드(TiN) 및 텅스텐(W)을 증착 및 식각하여, 금속 컨택(206)을 형성한다. 이때, 금속 컨택(206)은 그 일측이 각각 하부의 비트라인(202)과 접속되도록 한다.
이어, 그 상부에 금속컨택(206)과 추후 형성될 금속컨택(212) 간의 연결을 위한 브릿지 레이어(208)를 그 일측이 금속컨택(206)과 각각 접속되도록 형성한다. 이때, 브릿지 레이어(208)는 금속컨택(206)과 동일물질로 형성하는 것이 바람직하다.
이어, 도 4b를 참조하면, 브릿지 레이어(208) 및 제 1 층간절연막(204)의 상부 전면에 제 2 층간절연막(210)을 18000Å 두께로 증착하고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화한 후, 에치공정을 통해 금속 컨택(212)을 형성하기 위한 금속컨택홀을 형성한다.
그 후, 금속컨택홀에 티타늄 나이트라이드(TiN) 및 텅스텐(W)을 차례로 증착하고 에치백(etchback)을 실시하여 금속 컨택(212)을 형성한다. 이때, 금속컨택(212)은 하단이 브릿지 레이어(208)에 각각 연결되도록 형성한다.
이어서, 도 4c를 참조하면, 제 2 층간절연막(210) 상부에 금속컨택(212)과 연결되도록 금속배선(214) 및 보호막(216)을 순차적으로 형성한다. 이때, 금속배선(214)은 알루미늄(Al)으로 형성하는 것이 바람직하다. 이후 공정은 DRAM 표준 제조공정과 동일하므로 그 구체적인 설명은 생락하기로 한다.
도 1은 종래 기술에 따른 금속 퓨즈를 구비한 반도체 소자의 단면도.
도 2 및 도 3은 종래 기술의 퓨즈 영역 및 문제점을 나타내는 도면.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 퓨즈의 형성방법을 순차적으로 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 202 : 비트라인 104, 204 : 제 1 층간절연막
108, 210 : 제 2 층간절연막 208 : 브릿지 레이어
110, 206, 212 : 금속 컨택 112, 214 : 금속배선
114, 216 : 보호막

Claims (8)

  1. 하부구조물 상부 일측에 연결되는 하부 금속컨택;
    상기 하부 금속컨택 상부에 일측이 연결된 브릿지 레이어; 및
    상기 브릿지 레이어의 타측 상부에 연결되고, 상기 하부 금속컨택 간격보다 더 좁은 간격으로 형성되는 상부 금속컨택
    을 포함하여 구성함을 특징으로 하는 퓨즈.
  2. 제 1 항에 있어서,
    상기 하부구조물과 상기 상부 금속컨택이 오버랩되지 않도록 배치되는 것을 특징으로 하는 퓨즈.
  3. 제 1 항에 있어서, 상기 브릿지 레이어는
    상기 하부 금속컨택 및 상기 상부 금속컨택과 전기적 연결이 가능한 물질로 형성되는 것을 특징으로 하는 퓨즈.
  4. 제 1 항에 있어서,
    상기 상부 금속컨택과 상기 금속배선 사이에 최상위 브릿지 레이어 및 최상위 금속컨택을 더 포함하여 형성하는 것을 특징으로 하는 퓨즈.
  5. 하부구조물 상부에 하부 금속컨택을 형성하는 단계;
    상기 하부 금속컨택 상단에 브릿지 레이어의 일측이 연결되도록 형성하는 단계;
    상기 브릿지 레이어의 타측에 연결되되, 상기 하부의 금속컨택간의 간격보다 좁게 상부 금속컨택을 형성하는 단계; 및
    상기 상부 금속컨택 상부에 금속배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 퓨즈의 제조방법.
  6. 제 5 항에 있어서,
    상기 하부구조물과 상기 금속배선은 오버랩되지 않도록 배치되는 것을 특징으로 하는 퓨즈의 제조방법.
  7. 제 5 항에 있어서,
    상기 상부 금속컨택을 형성하는 단계와 상기 금속배선을 형성하는 단계 사이에, 상기 상부 금속컨택 상부에 최상위 브릿지 레이어를 형성하고, 그 상부에 최상위 금속컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈의 제조방법.
  8. 제 5 항에 있어서,
    상기 브릿지 레이어는 상기 하부 금속컨택 및 상기 상부 금속컨택과 동일물질로 형성되는 것을 특징으로 하는 퓨즈의 제조방법.
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